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» 2008年01月01日 00時00分 UPDATE

この最新プロセスノードに設計者はどう備えるべきなのか?:幕開け迫る「45nm時代」 (1/3)

多くのIC設計者にとって、45nmのプロセスノードが現実のものとなる日が近づいている。45nmプロセスでは、90nm/65nmプロセスから何が変わるのか。IC設計者は新たに何を学べばよいのか。ファウンドリ、EDAベンダーの動向を基に、45nmプロセスにおける課題を浮き彫りにしたい。

[Michael Santarini,EDN]

45nmに対する期待と不安

 45nmプロセス*1)を利用すれば、65nmプロセスに対し、集積するトランジスタの数を約40%増加するか、チップサイズを約40%削減することができる。当初のマスクコストは数百万米ドルにも上るだろうが、65nm/90nmノードから45nmノードへの移行が進むことは間違いない。

 45nmノードへの移行は、低消費電力設計をはじめとする65nm/90nmノードでの経験が豊富な設計者にとっては、比較的容易だろう。ファウンドリ、IDM(integrated device manufacturer:垂直統合型デバイスメーカー)、EDAベンダーの中には、「そうした経験があれば、移行におけるコスト増をいくらか軽減することができる可能性がある」と説明するところもある。台湾TSMC(Taiwan Semiconductor Manufacturing Company)社で設計サービスマーケティング担当ディレクタ代理を務めるTom Quan氏は、「45nmプロセスを利用するには、より良い設計/開発の方法論が必要になる。しかし、必ずしも最新のツール群が必要になるというわけではない。より良い方法論に基づいてツールを適切に使用する必要があるだけだ」と述べる。

 ファウンドリは、45nmプロセスへの移行に伴い、高度な低消費電力設計の適用やDFM(design for manufacturing)ツールの使用を必須としている。また、バルクCMOSプロセス向けに、いわゆるRDR(restrictive design rule:より制約事項の厳しいデザインルール)を採用し始めたところもある。さらには、タイミングや電力の問題を低減するために、統計的静的タイミング解析(SSTA:statistical static timing analysis)や統計的静的電力解析などのための確率解析ツールの使用を推奨するファウンドリもある。

 このように、各ファウンドリ/EDAベンダーの見解はまちまちだ。例えば、TSMCは同社のリファレンスフローを図1に示すようなかたちで拡張し続けている。果たして、45nmノードでは実際にはどのような変化が訪れるのだろうか。

図1 TSMC社のリファレンスフロー 図1 TSMC社のリファレンスフロー TSMC社のリファレンスフローが拡張されていく様子を表す(最近の5世代分)。各世代ごとに、設計要件は複雑になり、より多くのツールが必要になっている。

「大きな変化はなし」

 大手ファウンドリは、いずれも「45nmノードでの製造は、65nmノードでのそれとさほど大きく変わらない」との見解を示している。45nmノードでは、それ以前のノードと比べた大きな変更点として以下の2つが挙げられる。

  • 液浸リソグラフィの採用
  • Ultra Low-k材料の採用

 液浸、つまり水を利用するリソグラフィでは、投影レンズとウェーハ表面の間に液体を用いることで開口率を上げ、高い解像度を得る。この手法を利用することにより、リソグラフィに関しては本質的に45nmプロセスでも65nmプロセスと同様の結果が得られる。つまり、液浸リソグラフィに移行しても、設計フローにはさほど大きな影響は及ばないということになる(ただし、マスクコストは増加する)。

 シンガポールChartered Semiconductor Manufacturing社、米IBM社、韓国Samsung Electronics社の3社で構成するCPTA(Common Platform Technology Alliance)、ならびにTSMC社と台湾UMC(United Microelectronics Corporation)社は、まず配線部の絶縁膜としてUltra Low-k(超低誘電率)材料を用いた45nmのバルクプロセスを導入し始めている。これであれば、ツールの大規模な一新やリスクを伴うプロセス変更の必要はない。しかし、大幅なプロセス変更がないということは、リーク電力(リーク電流による消費電力)は45nmプロセスではさらに悪化することを意味する*2)。なぜなら、トランジスタサイズも縮小されるが、トランジスタのゲート酸化膜の厚みも減少するためである。

 大手ファウンドリは、45nmプロセスにおいて、ゲート絶縁膜に用いるHigh-k(高誘電率)材料など、リーク電力をなくす可能性を秘めた材料の導入に必ずしも積極的ではない。そのため、顧客であるチップの設計者は、自身で電力管理の問題に対処しなければならないことになる。これについては、顧客の能力の範囲を超えているのではないかとする見方もある。

 TSMC社、UMC社、ならびにCPTAがHigh-k材料を使用する準備を整えるのは、第2世代の45nmプロセス、あるいは32nmプロセスのタイミングとなるだろう。かつて、ファウンドリは130nmプロセスを導入した際にLow-k材料と銅材料の両方を採用して大きな失敗を経験した。それ以来、自社のプロセスで材料を変更することには慎重になっている。Chartered社の設計ソリューション担当シニアディレクタであるWalter Ng氏は、「ファウンドリがHigh-k材料導入の進み具合について秘密主義を貫こうともしていることは容易に想像できるだろう。それを競争上の切り札として利用できると考えているからだ」と述べる。

 また、130nmノードでは、歩留りの低下と故障率の増加にかかわる設計上の問題が生じ、EDA業界はタイミングクロージャツールを利用する設計フローの再編を強いられた。このこと自体は、EDAベンダーにとっては好都合だったとも言えるが、チップメーカー/チップ設計者にとっては痛手であった。

 CPTA、TSMC社、UMC社らは、現在、Ultra Low-k材料を用いた45nmプロセスのパイロット版を計画中である。また、それを用いて2007年末までに量産を開始することも計画している。主要なEDAベンダーとともに、各社のツールがリークなどの設計上の問題に対処できるようにするために、この1年半を費やしてきたという。

 ファウンドリとEDAベンダーは、45nmノードに対して多大な期待を寄せている。代表的なEDAベンダーである米Synopsys社でマーケティングおよび戦略開発担当シニアバイスプレジデントを務めるJohn Chilton氏によると、「当社の顧客のうち17社が65件の45nm設計に従事しており、そのうち5社がすでに45nmのテープアウトを10回完了している」という。同氏は、「この状況は、2年前の65nm設計のときと酷似している。65nmでも同様の数字だった。現在では、開発中の65nm設計は425件で、テープアウトは約190回となっている。おそらく、45nmプロセスについても今後2年間で180回ほどのテープアウトが実施されるだろう。こうした動きは非常に活発なものだと言える」と語っている。

 ファウンドリの中には、45nmプロセスが65nmプロセスよりも普及し、現在130nmプロセスで設計を行っているチップ設計者の多くが、90nmや65nmを飛ばしていきなり45nmプロセスへ移行したいと考えることを期待するところもある。製造工程が一新されるのではなく、徐々に変更されているということは、設計フローの変更も段階的なものになるはずだという考えがその根底にはある。


脚注

※1…(編集部注)本稿における45nmプロセスは、ロジック半導体のゲート長を指標にしたものである。これは、ITRS(International Technology Roadmap for Semiconductors)がDRAMのハーフピッチを指標として定義しているプロセスとは世代が異なる。

※2…Wilson, Ron, "Leakage grows, high-k approaches: the world of 45-nm CMOS," EDN, July 17, 2007.


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