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» 2008年12月01日 00時00分 UPDATE

高速シリアルインターフェースのオンチップテスト回路 (1/2)

SoCに搭載されるシリアルインターフェースの高速化が進むに連れ、従来の手法では、その評価/テストを行うことが困難になってきている。この問題は、SoCにインターフェースのテストを容易化するための回路を搭載することで解決できる。しかも、高価なミックスドシグナルテスターではなく、通常のデジタルテスターでテストが行えるようになる。

[Navraj Nandra(米Synopsys社),EDN]

オンチップのテスト機能の効果

 オンチップの高速シリアルインターフェースの評価/テストは、そのチップにわずかなアナログテスト回路を搭載するだけで非常に行いやすくなる。シリアルインターフェースのIP(Intellectual Property)、または同IPのラッパーの一部として搭載したテスト用のハードウエアを使えば、高価な外付けのテスト装置よりも正確にインターフェースの動作を観測できるのである。高速シリアルインターフェースのデータ転送速度が高まるに連れてこの傾向は強まり、高速シリアルリンクの物理(PHY)層の動作を検証する手段としてはオンチップのテスト回路が唯一の解となるだろう。

 すでに、PCI ExpressやSATA(Serial Advanced Technology Attachment)、XAUI(10Gbps Attachment Unit Interface)などの高速シリアルインターフェースの開発では、オンチップの診断技術が重要なものとなっている。これら3つのインターフェースの伝送速度は、それぞれ2.5ギガビット/秒、3ギガビット/秒、3.125ギガビット/秒である。オンチップの診断機能を使うことで、エンジニアは受信信号のアイパターンを観測して信号品質(Signal Integrity)解析を実行できる。

 調整可能なイコライゼーション機能を持つ物理インターフェースの開発では、半導体チップ内を行き来する信号の観測が重要である。受信端のフロントエンドイコライザの後段に観測点を設ければ、受信チップのイコライズ効果を直接、エンジニアが観測できるようになる。そうすることで、送信チップから受信チップまでのイコライズ効果を把握できる。

 また、オンチップのテスト機能を使えば、生産ラインのテスト工程で高価なアナログテスト装置を使わなくて済む。低価格のデジタルテスト装置によって、実速度のミックスドシグナルテストを実行できるからだ。オンチップのテスト機能をうまく活用することで、アナログテストを簡単なデジタルスキャンテストに置き換えることが可能になる。

従来のテスト手法の課題

図1 挿入損失の周波数特性 図1 挿入損失の周波数特性 長さ34インチ(約86.4cm)のFR4プリント基板における挿入損失の周波数特性を示す。この図から、外付けの測定器では、高速シリアルリンクの測定は困難であることがわかる。このグラフのデータは、パルス応答測定(ベクトルネットワークアナライザで測定した結果と類似の曲線が得られる)の結果から算出した。曲線が蛇行している部分は、チャンネルにおける反射、またはインピーダンスの不整合が存在することを表す。

 シリアルリンクには、入出力の端子数が少ないという特徴がある。また、データ線におけるセットアップ/ホールドの要件がないため、パラレルリンクよりも性能が高い。ただし、短所もある。リターン損失とクロストークを小さく抑えるためには、SoCのパッケージとプリント配線板の影響を見極めるために、信号品質解析を慎重に進めなければならない。また、通常のロジックアナライザは高速のシリアルリンクには対応していないので、デバッグはコストのかかる作業になる。デバッグを実施するためには、数GHzの帯域を備えるオシロスコープ、または、ベクトルシグナルアナライザといった高価な計測器が必要になる。

 インターフェース規格の世代が更新するに従って、データの転送速度が高まっている。PCI Expressは第2世代になってデータの伝送速度が5ギガビット/秒となった。SATAは6ギガビット/秒である。IEEE 802.3apは10ギガビット/秒のデータ伝送をサポートする。転送速度が高まることから、SoCパッケージ内部のボンディングワイヤーの長さが信号に及ぼす影響が相対的に大きくなる。プリント配線板のビアによる影響や、コネクタにおけるインピーダンスの不整合が問題点として表面化する。さらにはクロストークが増大し、ジッターの影響が無視できなくなる。

 プリント配線板における挿入損失は、信号周波数の増加に連れて大きくなる(図1)。送信器のプリエンファシス機能と受信器のイコライザ機能がなければ、上述した高速シリアルリンクの多くで、受信信号のアイパターンは閉じたままになるだろう。

 そこで、例えばPCI Expressでは、Gen1からGen2への移行に際して、5ギガビット/秒を実現するために、技術的な仕様にかなりの変更を加えた。ボードの配線長を最大にするために、配線の特性インピーダンスを100Ωから85Ωに変更し、自動的にネゴシエートされた速度で送信器2個のイコライザの設定を実施するといった具合である。Gen1における2.5ギガビット/秒の伝送では、最大13.2dBのチャンネル損失だけを仮定するという条件で、互換性の確認シミュレーションを要求していた。それに対し、Gen2における5ギガビット/秒の伝送では、実際に測定を行うことで取得したSパラメータをシミュレーションで使用することが義務付けられた。エンジニアはSパラメータを使って時間軸ベースのシミュレーションを実行し、挿入損失、リターン損失、クロストークを計算しなければならない。その上で、送信器においては出力チャンネルと隣接チャンネルに関し、定められた技術仕様を満足しなければならない。

 実測して得たSパラメータを基にするとしても、シミュレーションで検証できる事柄は限られる。5ギガビット/秒であろうが2.5ギガビット/秒であろうが、半導体チップの送信器出力から受信器入力までのチャンネル全体を観測しなければ、シリアルリンクの状態を正確に検証したことにはならないのである。

 高速データ転送に対応したデバイスでは、従来からの評価手法では扱えないことが増えている。単純なループバックテストでは、3ギガビット/秒を超えるシリアルリンクの性能の検証には対応できない。測定の信頼性が低下してしまい、不良(ビットエラー)を検出できないのである。

 プリント配線板とシリコンベースのSoCとでは、測定環境が大きく異なる。米カリフォルニア大学ロサンゼルス校のKen Yang教授は、「SoCではパッケージや温度、電圧などの変動要因による相互作用でエラーが生じる。SoCの外部では、そうした変動要因の影響を観測できない」と指摘する。あまりにも高速なシリアルリンクを搭載したSoCは、もはや通常のテスト装置では試験できないのだ。

 こうした背景から、テスト機能を半導体チップに搭載することが、従来の手法が抱える信号の劣化という問題を回避し、実際の受信信号を観測する唯一の方法になると考えられる。

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