40/100GbEが抱えるテスト技術の課題：対応製品の登場で見えてきた（2/2 ページ）

新たに必要となるテスト

　10Gbpsレーンについては、10Gbpsの光テスト装置を用いることで、タイミングジッター、振幅、BER（ビット誤り率）などのパラメータを測定することができる。しかし、4本または10本といった複数のレーンを同時にテストできる装置が登場するまでは、1度に1本の伝送パスしかテストすることができない。米Spirent Communications社のハードウエア担当ディレクタを務めるEdward Nakamoto氏は、「個々の光レーンに対するテストは、10Gbpsの既存技術のテストに非常に近いものとなる」と述べる。

　複数のレーンから成るイーサーネットをテストするには、各レーンのシグナルインテグリティとBERを個別にテストすることから始める必要がある（別掲記事『テスト装置に要求される進化』を参照）。4〜10本の10Gbpsレーンをテストする場合、すべてのレーンを使用した状態（実際にデータを伝送するのが望ましい）で、各レーンのBERを測定しなければならない。その後、得られたデータによってレーザーを変調する。なお、脚注4に示した参考文献は、長距離伝送向けとして現在開発されているシングルモード光ファイバを使った変調方式について記している。

■タイミング補正

　米Agilent Technologies社の戦略的製品プランナであるMichael Fleischer-Reumann氏は、「BERテスターで擬似ランダムビット列（PRBS：Pseudorandom Bit Sequence）を生成することにより、光媒体をテストすることができる」と指摘する。4本または10本のファイバ/ワイヤーを各方向に実装する際に行うテストでは、各パスを個別にテストしなければならない。Fleischer-Reumann氏は、「4または10波長のWDMマルチモード光ファイバをテストする場合は、波長可変レーザーを使う」と説明する。WDMファイバを使用する場合、各データストリームの波長はそれぞれ異なる。波長によって伝播速度が違うため、光受信機は伝送時のタイミングの差を補正する必要が出てくるのである。

　タイミングの補正を行うために、IEEE P802.3baは、PCSにおいてタイミング情報を伝達するためのアライメントブロックを定義する予定である。アライメントブロックはデータストリームの1万6384ブロックごとに現れる^＊5）。受信機は、データストリームを再構築する前に、アライメントブロックを用いてレーンブロックを再整列させる。米ニューハンプシャー大学IOL（University of New Hampshire Interoperability Lab、以下UNH-IOL）で10Gigabit Ethernet Consortiumマネジャを務めるJeff Lapak氏は、「この規格は、スキューの影響をほとんど受けない。テストの一環としてアライメント状態を乱すのは困難だが、われわれはそれを行うつもりだ」と述べる。Lapak氏は、アライメントブロックをデータストリームの本来の位置から別の位置へ移すことにより、スキューに起因するエラーのテストを実施する予定だという。残念ながら、テストの実施者は各サブレイヤーにアクセスできないかもしれないため、エラーの検出は複雑な処理となる。ICの設計者にとって、サブレイヤーをできる限り少数のデバイスに統合することは重要なので、PCSとPMAサブレイヤー、PMDサブレイヤーが3つのICとして存在するということにはならないだろう。少なくともそのうちの2つ、あるいは3つすべてが単一のICに集積されると見込まれている。

■クロストーク

　Lapak氏は、「UNH-IOLの技術者や学生がテストツールを開発する前に、ICの設計者がサブレイヤーをどのようにパッケージ化するかを知りたい」と述べる。

　すでに、カナダSarance Technologies社などの企業は、40GbE/100GbEに対応するIP（Intellectual Property）コアを米Xilinx社製FPGAで実装し始めている^＊6）。この実装では、PCSとPMAサブレイヤーを統合し、PCSの上位層であるMAC（Media Access Control）を加えている。2つのサブレイヤーはIC内に存在するため、デバイス間のインターフェースは物理伝送媒体にかかわらず、「電気的」なものとなる。従って、電気的なクロストークが深刻な問題になる。アンリツのマーケティング部門製品企画センターのアシスタントマネジャであり、IEEE P802.3ba作業部会のメンバーであるToshihiro Suzuki氏は、「電気的な部分で干渉やクロストークが生じる可能性がある。設計と検証の段階において、技術者は、マルチチャンネルのパターンジェネレータを用いてクロストークと干渉のテストを行わなければならない」と述べる。

■トラフィックの分割

　加えて、システムレベルにおいては、多重化および逆多重化の機能をテストする必要がある。Spirent社のNakamoto氏によると、「トラフィックを複数のレーンに分割する際のテスト方法を開発する必要がある」という。

　UNH-IOLのLapak氏はさらに一歩踏み込んで、「どのレーンがブロックを伝送することになるかはわからない。すべてのレーンが、ほかの任意のレーンからのブロックを伝送できるようにすることが必要だ」とした上で、「PCSレーンのデータの順序を逆にすることにより、ブロックの符号化と復号化のテストを実施したい」と述べる。そのため、同氏は「レーンの順序を逆にするテストツールを開発し、受信機がアライメント情報を受信してデータを再構築できるかどうかをテストしたい」としている。

テスト装置に要求される進化

写真A Ixia社の100GbE開発促進システム

　40本や100本のリンクから構成される10Gbpsレーンのテストは、10GbEのテストと同様に行うことができる。40GbEや100GbEの物理層を、オシロスコープやBERテスター、光スペクトルアナライザでテストするのだ。現在、100Gbps用のテスト装置はあまり存在しないが、いくつかの製品が市場に出回り始めている。例えば、米Ixia社は、2008年6月に行われた通信事業者向けの展示会『NXTcomm』において、同社の100GbE開発促進システム（「100GE Development Accelerator System」）を利用して100GbEの概念を検証するデモを披露した（写真A）^＊7）。同システムを使えば、100Gbpsのレイヤー2（データリンク層）におけるトラフィックを生成して解析することができる。Ixia社は2008年9月に同システムを一般向けに発表し、2009年2月に出荷を開始している。

写真B 40/100Gbpsに対応したAgilent社のBERテスター

　最近発表されたその他のイーサーネット用テスト装置としては、Agilent社、アンリツなどの製品がある。Agilent社の研究所/標準化団体向けシリアルBERテスター「E4899A」では、40Gbps/100GbpsでのBERテストが可能である（写真B）^＊8）。また、同社は2009年3月、マイクロ波技術を用いて40Gbps/100Gbpsの光信号を解析する光変調アナライザ「N4931A」も発表している。一方、アンリツは、40Gbps/100Gbpsの光信号の変調および解析が可能な、同社の信号アナライザ「MP1800A」向けI/Oカードを発表した（写真C）^＊9）。他方、米Centellax社は、40Gbpsのクロック/データ用マルチプレクサを発表している。さらに、カナダEXFO社が2009年2月に買収したスウェーデンPicoSolve社は、40Gbpsの高速伝送に対する特性評価と観測が可能な光サンプリングオシロスコープを製造している。

　10GbE用のテスト装置によってとりあえずテストにとりかかることはできるものの、IEEE P802.3baでは、新たなテスト装置が必要になると考えられている。例えば、4または10レーンのBERシステムを使用すれば、シングルチャンネルの装置を使用するよりもテスト時間は短縮される。ビットデータのブロックをイーサーネットパケットに復号するプロトコルアナライザもあれば便利だろう。また、不適切なアライメントブロックを挿入したり、正しいアライメントブロックを除去したりすることが可能なテスターがあれば、ネットワークリンクのテストに役立つ。

　ICメーカーは現在、テスト装置メーカーと共同で、プロトコルサブレイヤーを搭載するコンポーネントを開発している。そのようなメーカーの一例に米Altera社がある。Altera社によると、同社のハイエンド向けFPGAには、11.3Gbpsで通信可能なトランシーバを24個搭載しているという。このような製品であれば、1つのデバイスで10本ないし11本の10Gbpsレーンを処理することができる上に、エラーの生成やトラフィックの監視に残りのトランシーバを使用できる。同FPGAは、光モジュールに直接接続することができ、デバイス内にPCSとPMAサブレイヤーを搭載することが可能だ。ただし、Altera社のデバイスを使用した場合、テスト技術者はPCS‐PMAサブレイヤー間のインターフェースにアクセスすることはできない。

写真C アンリツの信号アナライザ　MP1800A向けのI/Oカードを用いれば、40Gbps/100Gbpsの光信号の変調と解析が行える。

　IEEE P802.3ba作業部会は、4本の25Gbps物理レーンによって100Gbpsのスループットを実現する実装向けのアーキテクチャも定義する予定である。このような実装には、その速度で動作するICや光コンポーネントを開発するための新しい技術が必要となる。現在、この速度に対応可能なDP-QPSK（Dual-Polarization Quadrature Phase Shift Keying）やDQPSK（Dual Quadrature Phase Shift Keying）などの変調方式が開発されている。

　データ速度を向上するためには、その速度を実現する電気/光コンポーネントを開発する必要があり、それらのコンポーネントに合わせてテスト装置も進化させていかなければならない。リアルタイムオシロスコープを例にとれば、米LeCroy社の「WaveMaster 8 Zi」シリーズが現時点では最大の帯域幅となる30GHzを実現しているが、これをさらに超える必要も出てくる^＊10）。加えて、その速度の信号に対応可能なBERテスター、クロック復元装置、光スペクトルアナライザといった装置も必要となる。また、ビットレートが高くなると生じやすくなる信号の歪（ひずみ）に対応するためには、光受信機をテストするストレスドアイ（Stressed Eye）テスターも必要となるだろう。