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» 2010年10月01日 00時00分 UPDATE

微細化と最新EDAツールがもたらす:SoC設計フローの変化 (1/3)

最先端の機器に用いられるようなSoCを設計するためには、最新のEDAツールの適用や、微細な半導体製造プロセスへの対応など、これまでとは異なる設計フローが必要になっている。本稿では、まず、SoCの設計フローに変化をもたらしている要因について説明する。そして、最新のSoC設計の事例を基に、新たなSoCの設計フローで留意すべきポイントについてまとめる。

[Ron Wilson,EDN]

変化を引き起こす3つの要因

 現在では、SoC(System on Chip)の開発に取り組む設計チームが最先端の機器に用いられるようなSoCを設計する際、“いつもどおりのやり方”という手法を選択することはできなくなっている。技術的な要因とビジネス的な要因が絡み合うことにより、SoCを設計する手法は、EDAベンダーのロードマップとは関係なく、ほんの数年前のベストプラクティスとはまったく異なる新しいものに作り変えられつつある。多くの設計技術者や設計マネジャにとって、この変化は悩みの種である。しかし、過去にすがっているだけでは、新たに発生する問題に対処することはできない。

 現在のSoCの設計フローにおける変化は、主に3つの要因によって引き起こされている。その1つ目には、経済的な事情をはじめとするさまざまな要因により、サードパーティのIP(Intellectual Property)が利用される比率が高くなっていることが挙げられる。

 IPの利用は、あくまで問題を解決するために用いる手段であって、問題そのものにはならないはずだった。入出力(I/O)コントローラからプロセッサコアに至るまで、すべての領域でIPの再利用が進んだことから、設計チームを分散したり、縮小したりすることが可能になった。実際、IPの利用が進んだことによって、オフショアでの開発をはじめ、SoCの設計を行う拠点が地理的に分散するようになった。このことから、設計フローの下流で生じる問題に対してRTL(Register Transfer Level)コードの修正で対応するというような、従来のフィードバックループが利用できなくなってきている。

 また、IPの利用が広まるに連れ、設計フローの性質が変化し始めた。従来の設計フローは、設計の要件を定め、それらを基にRTLコードを記述し、ネットリストを合成し、回路セルを用いてそれを実装するという作業で構成されていた。これに対して、現在の設計フローは、複雑で中身がよくわからず、内容の変更が不可能な機能ブロックを場当たり的に組み合わせた集合体のクロージャ(closure:閉包)を目指すことがゴールのようなものになっている。実際、インテグレーションやクロージャのステップにおいて問題が発生した場合には、使用しているIPを開発した技術者でなければ、その問題を解決することができないことも多いのである。

 2つ目の要因は、回路設計において、複雑な管理機構を備える電源や、消費電力の削減を目的とした複雑な機構を備えるクロックが用いられるようになったため、従来は下流で行っていたような作業を、設計フローの初期段階に行わなければならなくなったことである。

 IPの再利用によって、設計するSoCのチップサイズが縮小されるなど、多くのメリットがもたらされた。しかし、複雑さは解消されなかった。特に、電源管理については、複雑さの問題が顕著になる傾向がある。例えば、クロックゲーティングは、現在ではダイナミック電力を削減するための必須の設計ステップとなった*1)。しかし、これを導入することによって、SoCのクロック回路は非常に複雑なものになってしまう。クロックツリーは、タイミング、電源、シグナルインテグリティのクロージャを達成することが必要な、独立した信号回路でなければならなくなったのである。

 同様に、最近ではほとんどの設計チームが使用するようになった電圧アイランド、パワーゲーティング、動的電圧周波数スケーリング(DVFS:Dynamic Voltage and Frequency Scaling)を適用すると、電源グリッドが必ず複雑なものになってしまう*1)。そして、これらの手法も、設計フローの初期段階から適用する必要があるのだ。

 3つ目の要因は、半導体製造プロセスの微細化に伴う問題が、設計のフロントエンドとバックエンドの双方の作業に影響を与えていることである。

 半導体の製造プロセス技術者やセルライブラリを開発する技術者の多大な努力にもかかわらず、65nmの製造プロセスにもなると、その複雑さがセルベースの設計を行っているチップ設計者にまで影響を及ぼし始めている。米Virage Logic社の技術マーケティング担当ディレクタを務めるLisa Minwell氏は、「われわれのメモリーコンパイラの設計者は、半導体製造におけるプロセスばらつきに対処しなければならなかった。チップ設計にセルの側から貢献できることが少なくなる一方で、DFM(Design for Manufacturing:製造容易化設計)のルールはますます複雑になってきている」と述べる。

 現在、上述したすべての問題が、セルベースの設計フローを用いるチップ設計者にふりかかっている。3つの要因が組み合わさって、設計がさらに複雑になるだけでなく、設計の基盤となる設計フローそのものにも変化がもたらされているのである。


脚注

※1…『ICの電力管理、最大の課題は検証手法』(Ron Wilson、EDN Japan 2009年2月号、p.32)


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