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» 2011年01月01日 00時00分 UPDATE

Lattice社がCPLDの新製品を発表、低価格化で小規模FPGAの市場を狙う

[EDN]

 米Lattice Semiconductor社は2010年11月、CPLDの新ファミリとして「MachXO2 PLD(以下、MachXO2)」を発表した。65nmプロセスを採用した製品で、同社の従来品である「MachXO PLD(以下、MachXO)」に比べて、ロジック規模やメモリー容量を増やしつつ、低消費電力化と低価格化を実現したものとなっている。具体的には、MachXO2は最大で約7000個のLUT(ルックアップテーブル)という、MachXOに比べて最大3倍のロジック規模を持つ。また、内蔵メモリーの容量も約10倍となっている。スタンバイ時の消費電流については、約1/100まで低減した。さらに、同等のロジック規模を持つCPLDに比べて、価格を約3割ほど抑えているという。通信インフラ機器や産業用機器、医療機器といったシステム製品の市場と、スマートホンやGPS(Global Positioning System)機器、デジタルカメラなどの民生用機器の市場を主なターゲットとする。Lattice社でシニアプロダクトマーケティングマネージャを務めるShantanu Dhavale氏は、「現在、小規模FPGAは600億米ドルほどの市場規模を持っている。ロジック数の増加とともに、低価格化/低消費電力化を図ったMachXO2によって、その市場を狙えるのではないか」と述べる。

表1 「MachXO2」の品種と主な仕様 表1 「MachXO2」の品種と主な仕様 
表2 各シリーズの概要 表2 各シリーズの概要 

 MachXO2には、LUT数やメモリー容量が異なる6品種があり、それぞれに「ZE」、「HC」、「HE」の3シリーズがある(ただし、6品種のうち3品種にはHEシリーズがない)。ZEシリーズは消費電力が少ないことを、HC/HEシリーズは性能が高いことを要求される用途向けとなっている。また、品種ごとに各種パッケージも取りそろえている。各製品/シリーズの概要は、表1表2に示したとおりだ。なお、上記3シリーズには端子互換性がある。そのため、例えば、最初はZEシリーズで設計したものを、性能を得るためにHCシリーズに移行するといったことがスムーズに行える。


I/O部の工夫

 MachXO2において特徴的なのが、I/O端子およびI/Oバンクの配置の仕方である。I/O端子の本数を多く確保し、さらにその端子を効率良く使用するための工夫が施されている。

図1 「トリプルスタッカードI/O」 図1 「トリプルスタッカードI/O」 1辺に、I/O端子を3列並べる。
図2 非対称のI/Oバンク 図2 非対称のI/Oバンク 小さなバンク(Bank3〜5)を設けることで、I/O端子を無駄なく使うことができる。

 まずは、I/O端子の本数だ。Dhavale氏は、「ダイを小さくしながら、いかにI/O端子の本数を多くできるかが、どの(FPGA/CPLD)メーカーにとっても共通の課題として存在する」と述べる。そこでMachXO2では、1辺にI/O端子を3列並べるという方法をとった(図1)。同社はこれを、「トリプルスタッガードI/O」と呼んでいる。こうした構成によって、限られたスペースでより多くのI/O端子数を確保することができるようになった。

 また、I/O端子を効率良く使用できるように、“非対称のI/Oバンク”を設けている。ここで言う“非対称のI/Oバンク”とは、I/Oバンクの大きさが異なるという意味である。CPLDやFPGAのI/Oバンクは、同じ大きさであるというのが一般的である。実際、MachXOでも同じ大きさのバンクが配置されている。ここで、CPLD/FPGAでは、I/Oバンク単位で電源端子を共有する(すなわち、1種類の電源電圧しか使えない)ということが問題となる。簡単な例を挙げると、3.3Vを使用するLVCMOS33端子を100本、2.5Vを使用するLVDS端子を10本、1.8Vを使用するSSTL18端子を32本使うとする。1つのバンクに50本の汎用I/Oがある場合、従来のバンク構造(同じ大きさのバンクが配置されている構造)だと、LVCMOS33用に2バンク、LVDSとSSTL18に1バンクずつと、計4バンクを使用する。ところが、LVCMOS33は50本+50本とフルに端子を使用するが、LVDSでは40本、SSTL18では18本が余ってしまうことになり、使用効率が悪い。そこで、MachXO2のうち、ロジック規模の大きい「XO2-2000」、「XO2-4000」、「XO2-7000」では、I/O本数を10本前後に抑えた小さなバンクを3つ設けた(図2)。これによって、上記で示した例のような場合でも、I/O端子を効率良く使うことが可能になる。なお、ロジック規模の小さい残りの3品種については、従来品のMachXO同様、同じ大きさのバンクを各辺に1つずつ配置している。

高機能化と低価格化

 I/O端子とI/Oバンクの配置の工夫に加えて、これまではLUTを使って実現するしかなかったI2C、SPI(Serial Peripheral Interface)、タイマー、カウンタをハードウエア化した。これによって、約600個に相当するLUTを節約できるという。ラティスセミコンダクターの代表取締役である山本好充氏は、「顧客に対するヒアリングを行ったところ、ほとんどがI2C、SPI、タイマー、カウンタを使っていた。そのため、これらを最初からハードウエア化してしまえば、節約した分のLUTをほかのことに使えるようになる」と述べる。

 さらに、10万回の書き換えを保証した最大256Kビットのフラッシュメモリーをはじめ、LDO(低ドロップアウト)レギュレータや発振回路も内蔵した(LDO搭載は、HCシリーズのみ)。このように機能を1チップに集約したことで、基板面積の削減を図ることができる。

 LUT数が1280個の「MachXO2-1200」については、2010年12月にエンジニアリングサンプルの出荷を、2011年3月には量産出荷を開始する。50万個購入時の単価の例を挙げると、「LCMXO2-256ZE TQFP100」/「LCMXO2-256HC TQFP100」(いずれも、LUTが256個、パッケージが100端子TQFP)が0.75米ドル、「LCMXO2-1200ZE TQFP100」/「LCMXO2-1200HC TQFP100」(LUTが1200個、パッケージが100端子TQFP)が2.00米ドル。ほかの5品種についても、エンジニアリングサンプル出荷、量産出荷ともに2011年第3四半期までには開始したいとしている。

 論理設計環境としては、「Lattice Diamond」と「ispLEVER」を使用できる。これらはLattice社のウェブサイトから無償でダウンロード可能である。また、これらとは別に、評価ボードやスタートガイドが含まれる開発キットも用意しており、2011年1月に販売を開始する。リファレンスデザインについては、まず20種程度を用意し、その後、徐々に数を増やしていく予定だ。

(村尾 麻悠子)

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