特集
» 2011年08月02日 18時41分 UPDATE

SoCの不具合を見逃さないために:回路シミュレータの最新動向を探る(前編) (1/2)

半導体製造プロセスの微細化が進展する中で、ICの設計者にとって、デジタル回路とアナログ回路を混載する大規模なSoCの設計に参加する機会はいや応なしに増えてくるだろう。その際に、設計データの不具合を見つけ出すのに役立つのが、回路シミュレータや、そのほかのさまざまなツールと組み合わせて実現するテストベンチである。本稿の前編では、これらのうち、アナログ回路シミュレータやデジタル回路検証用ライブラリの標準規格などについての最新動向を紹介する。

[Mike Demler,EDN]

10億米ドルの損失

 不具合が存在する設計データを用いてICの量産を開始してしまうと、その不具合を後から修正するためのコストはぼう大なものになる。特に、構造が複雑で、広い範囲での利用が見込まれるようなSoC(System on Chip)で設計上の不具合が見つかった場合に費やすコストは特に高くつく。2011年1月にIntelが発表した、最新プロセッサファミリ「Sandy Bridge」向けのチップセット「Intel 6シリーズ」の不具合は、約10億米ドルもの損失を招いたという*1)。また、不具合の存在する設計データを担当した設計者にとっては、個人的な悪い思い出になるだけでなく、経歴上の汚点にもなってしまう。

 ICの設計上の不具合を見落とさないために、設計者自身および設計チームは、顧客のアプリケーションでそのICが使用される状況下におけるシミュレーションを、できる限り入念に行わなければならない。とはいえ、10億個のトランジスタ、多数の大規模デジタルブロック、高性能のアナログ回路、複雑な電源管理機能、組み込みソフトウエア、転送速度が1ギガビット/秒を超えるようなI/Oなどを含む複雑なSoCをどうやってシミュレーションすればよいのか。また、経年劣化による影響はどう見積もるのか。そもそも、設計したICは経年劣化を起こすのか。さらに、ESD(Electrostatic Discharge:静電気放電)の問題をはじめ、設計したICが周辺の電磁界環境に影響を及ぼさないことを保証するにはどうすればよいのだろうか。

 現在、ICの設計データ向けの回路シミュレータについては、アナログ、デジタル、トランジスタレベルからシステムレベル、ハードウエア/ソフトウエア協調検証、チップ‐パッケージ間インタフェースなど、用途に合わせてさまざまなものが提供されている。しかし、ICの設計上の不具合を見つけ出すには、シミュレーションだけでは十分とは言えない。デバッガや、シミュレーションによって生成された大量のデータを処理する自己診断式のテストベンチも必要になる。こうして、ICの設計データを検証するための“ツールボックス”は、どんどん規模が大きくなっているのだ。

 ICの設計データについて、シミュレーションなどによる製造前の検証により、その動作を100%保証することは残念ながら不可能である。しかし、幸いなことに、最新の市販ツールを組み合わせて運用することによって検証の確度を高めることはできる。

並列処理による高速化

 Magma Design Automationは、アナログ回路のシミュレータにおいて、いちはやく並列コンピューティング技術の取り込みを図った企業の1つである。同社のカスタム設計事業部門でシミュレーション技術担当バイスプレジデントを務めるK T Moore氏は、「当社の『FineSim』は、ネットワークで接続された複数のコンピュータ上でアナログ回路のシミュレーションを並列処理することにより、一般的なSPICEの単一マトリクスで扱える約2万5000個という最大素子数の制限を克服した」と語る。

 FineSimの技術は、いわゆるFast SPICEシミュレータとは異なる。Fast SPICEでは、簡素化したデバイスモデルを使って大規模回路のマトリクス分割を行うために、回路シミュレーションにおいて誤りや精度の低下を招く可能性が高い。Moore氏は、「FineSimでは、素子数が100万個の回路であっても、BSIM(Berkeley Short Channel IGFET Model)を用いるような既存のSPICEシミュレータと同等の解析精度を維持することができる」と説明する。Magmaによると、FineSimは、単一マトリクスの解析を、2台〜4台のコンピュータ上で8個〜16個のプロセッサコアに分散させることにより、大規模回路のポストレイアウトシミュレーションを実現している。「FineSimは、アナログ回路のシミュレーションに大きな変革をもたらした」とMoore氏は付け加える。

 さらに、同氏は、「Magmaの顧客はデジタル回路中心の検証手法を求めている」と述べる。「大規模回路のシミュレーションができるだけでは十分ではない。設計者は回路を構成するすべての素子の波形を見るような余裕がないからだ。問題があるときは波形を見たいが、それ以外のときは問題がないことだけ表示してくれればいいのだ」(同氏)という。もちろん、シミュレーションを行う上で、条件タグを入れることは可能である。しかし、その場合にはデバッグ作業をより厳密に行わなければならない。そうしなければ、設計者は見落としがないかどうかの確信が持てない。Moore氏は、「回路シミュレータを開発する際には、性能や精度だけでなく、顧客がどのような問題を解決しようとしているかについて考える必要がある」と指摘している。

 Berkeley Design Automationでプロダクトマーケティングマネジャーを務めるSimon Young氏も、「既存の回路シミュレータの処理能力に限界があったことが、顧客にFast SPICEの使用を余儀なくさせた」ことを認める。その一方で、新たなアナログ回路のシミュレータについては異なる意見を示した。同氏は、「28nmプロセスでは、ノイズをはじめ、デバイス上で起こる別の動作についても考慮する必要がある」と指摘する。Berkeley Designは、回路シミュレータ「Analog FastSPICE(AFS)」の過渡解析機能を使ってノイズに関する問題に対処している。同社は、「AFSは1000万個の素子を取り扱える。シングルコアのCPUでの処理速度は、同じ規模の素子数に対応する他社のSPICEシミュレータの10倍に達する」と主張している。半導体ファウンドリ大手のTSMC(Taiwan Semiconductor Manufacturing Co)は、低消費電力の28nmプロセスの設計フローに対応するSPICEシミュレータとしてAFSを認定した。さらにYoung氏は、「Berkeley Designは、有力ファウンドリであるGLOBALFOUNDRIESとの提携も進めている」と述べる。

 技術者が長年問題の解決に努めてきた、ESDの正確なシミュレーションに対応したのが、Apache Design SolutionsのEDAツール「PathFinder」である。同社CEO(最高経営責任者)のAndrew Yang氏は、「既存の過渡解析ツールはESD保護回路における『スナップバック動作』を扱うことができない」と指摘する。スナップバック動作では、電圧がトリガ電圧を超えるとデバイスのIV(電流‐電圧)特性が反発して、低電圧で同量以上の電流が流れる。「負性抵抗が、既存のSPICEシミュレータで問題となっている収束性の低さを顕在化させる」とYang氏は説明する。

 PathFinderは、Apacheが開発した非線形過渡シミュレータで、標準的なSPICEモデルで動作する「eSIM」を使っているほか、電源およびグラウンドバスのRLC(抵抗/インダクタ/キャパシタ)素子や基板/パッケージの寄生素子を抽出する機能を備えている。Yang氏によると、「8社の大手半導体メーカーがPathFinderを採用している。PathFinderは、人体帯電モデルやマシンモデル、デバイス帯電モデルなどのESD損傷モデルを使って、素子数が100万個以上の回路に対して、レイアウトベースでESDの影響を解析することが可能だ。PathFinderは、TSMCが2010年6月に発表した参照フロー『Reference Flow 11.0』にも含まれている」という。


脚注

※1…Demler, Mike, "Price for a new SATA I/O: $700 million. A complete AMS verification? Priceless!" EDN, Feb 1, 2011, http://bit.ly/ejQaPr


       1|2 次のページへ

Copyright© 2017 ITmedia, Inc. All Rights Reserved.

RSSフィード

EDN 海外ネットワーク

All material on this site Copyright © 2005 - 2017 ITmedia Inc. All rights reserved.
This site contains articles under license from UBM Electronics, a division of United Business Media LLC.