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» 2011年11月07日 00時00分 UPDATE

FPGA Insights:第42回 システムの要求に応える28nmFPGA(その2)〜28nmFPGAデザインにおける消費電力の最適化〜

FPGAの応用分野と需要が拡大していることは、これまでも述べてきた。それは、さまざまなシステムの要件に最適な「性能/機能」や「消費電力」、「コスト」を実現できるチップや「開発環境」を、FPGAユーザーが比較的容易に手に入れることができるようになってきたからではないだろうか。本稿では最新の28nmFPGAに採用されている「消費電力の低減技術」について解説する。

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高バンド幅と低消費電力

 最近のFPGAにおいて、消費電力を増大させる要因として大きく2つ挙げることができる。1つは主にリーク電流による静止時の消費電力で、「スタティック消費電力」と呼ばれる。もう1つは動作時の消費電力で、「ダイナミック消費電力」と呼ばれる。このダイナミック消費電力の増減は、チップ内部の電源電圧やクロック周波数に大きく影響される。最近はデータ伝送の高速化が進み、入出力インタフェース部の消費電力も無視できなくなっている。

 一例として、図1にアルテラのハイエンドFPGA「Stratix®シリーズ」における世代別のバンド幅と消費電力の推移を示す。高速シリアルインタフェース用のトランシーバが実装された「Stratix® IV」以降、バンド幅は高まった。これに対して、バンド幅当たりの消費電力は90nm製品の「Stratix® II」を“1”とした場合、「Stratix® V」では80%も削減されている。

図1:ハイエンドFPGA「Stratixシリーズ」における世代別のバンド幅と消費電力の推移 図1:ハイエンドFPGA「Stratixシリーズ」における世代別のバンド幅と消費電力の推移

スタティック消費電力を44%低減

 FPGAベンダーは、FPGAの高性能化と消費電力低減の両立に向けて、チップのアーキテクチャやプロセスの改善にとどまらず、開発ツールやシステムレベルにも工夫を凝らす。その一例として、表1にアルテラのStratix Vで採用されている主なパワー低減技術を示す。

図2:アルテラのStratix V における主なパワー低減技術 図2:アルテラのStratix V における主なパワー低減技術

 いくつも採用されている消費電力低減技術の中から、ここでは、スタティック消費電力を低減するためのプログラマブル・パワー・テクノロジについて簡単に紹介する。これは65nm世代のStratix IIIで初めて搭載されている。この技術を用いると、ロジック・アレイ・ブロックの中で、タイミング重視のロジックのみを高速モードに設定し、それ以外のロジックはリーク電流の少ない低消費電力モードに設定される。

 この設定は、設計ツール「Quartus® II」が設計要件とタイミング解析結果に基づいて、タイミング・クリティカルなパスを特定し、高速モードと低消費電力モードを自動的に選択し、デバイスを制御する。この技術によって、処理性能に影響を与えることなく、チップ全体のスタティック消費電力を抑えることができる。

 アルテラによれば、一般的な28nmハイパフォーマンスプロセス(HP)で製造されたFPGAのスタティック消費電力に比べて、アルテラがカスタマイズした28nmHPで製造したFPGAのスタティック消費電力は25%少なく、これにプログラマブル・パワー・テクノロジを組み合わせることで、さらに25%低減することができる。つまり、トータルでは一般的な28nmHPで製造したFPGAに比べ、 Stratix Vはほぼ44%もスタティック消費電力を少なくすることができる。

 もう1つ、Stratix Vの消費電力低減技術を紹介する。それは高いバンド幅と効率のよいトランシーバ技術を採用していることだ。Stratix Vはデータレートが28Gbpsのトランシーバをサポートしている。Gbps当たりの消費電力は7mWと小さい。一例だが、トランシーバで10Gbpsのデータレートを実現するには、3.125Gbpsトランシーバだと4チャネル必要となり、合計の消費電力は240mWとなる。これに対して、Stratix Vでは10Gbpsトランシーバを利用することによって1チャネルで済み、消費電力は145mWと約40%も削減することができる。つまり、データ伝送に高いバンド幅と低消費電力の両立が求められるシステムでは、より高速なトランシーバを用いることが電力効率を高め、FPGA全体の消費電力を低減することにつながることとなる。

 これ以外でも、FPGA内部にある使用していないトランシーバやI/Oバンク、メモリ・ブロックをQuartus IIが自動的にパワーダウンさせる機能や、システムが動作中に必要な機能だけを再構成できるパーシャル・リコンフィギュレーション機能など、独自の革新的な技術を導入して、高い性能と低消費電力の両立を実現している。なお、パーシャル・リコンフィギュレーション機能については、このコーナーで別途紹介することにする。

 なお、ミッドレンジの「Arria® V」、最小のシステムコストと消費電力を可能とするローエンドの「Cyclone® V」についても、さまざまなパワー低減技術を用いている。詳細な説明は省くが、主な技術は表2を参照いただきたい。

図3:アルテラのArria V とCyclone Vにおける主なパワー低減技術 図3:アルテラのArria V とCyclone Vにおける主なパワー低減技術

より正確に消費電力を予測

 アルテラは、事前にFPGAの消費電力を見積もり、最適化するためのパワー解析ツールを準備している(図4)。このパワー解析ツールには、システムレベルの開発を迅速に行うための「EPE(Early Power Estimator )」や、設計のあらゆる段階でより詳細なパワー設計が可能な「Quartus II PowerPlay power analyzer」などがある。PowerPlay power analyzerの場合、実際の論理合成や配置配線に用いる情報を使って実行されるため、±10%の高い精度で解析することができる。また、消費電力を最小化するための推奨設定をアドバイスするツール「Power Optimization Advisor」なども含まれている。なお、EPEはアルテラのWebサイトからダウンロードすることができる。

図4:消費電力の最適化をサポートするPowerPlayソリューション 図4:消費電力の最適化をサポートするPowerPlayソリューション

公開中(2011年2月〜2012年1月掲載分)

第27回 Altera社、28nmのFPGA製品群を拡充 さまざまなシステムの要求に対応

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第30回 「システム設計者の選択肢を広げるSoC FPGA」(前編)

第31回 「システム設計者の選択肢を広げるSoC FPGA」(後編)

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第38回 「先端FPGAにみるDSP実装の柔軟性」

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第41回 システムの要求に応える28nmFPGA(その1)〜高速シリアル伝送設計のためのトランシーバ・ツール・キット〜

第42回 システムの要求に応える28nmFPGA(その2)〜28nmFPGAデザインにおける消費電力の最適化〜

第43回 組み込みシステム設計者のニーズに応える最新SoC FPGA(前編)

第44回 組み込みシステム設計者のニーズに応える最新SoC FPGA(後編)

第45回 最先端の28nmFPGAと最新のエンベデッド・ソリューション 〜ET2011リポート(前編)〜

第46回 最先端の28nmFPGAと最新のエンベデッド・ソリューション 〜ET2011リポート(後編)〜

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第48回 こんなところにCPLD――産業用途でみるCPLD活用事例(前編)




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提供:日本アルテラ株式会社
アイティメディア営業企画/制作:EDN Japan 編集部/掲載内容有効期限:2013年3月31日

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