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» 2015年10月27日 09時00分 UPDATE

IDT VersaClock 6:位相ジッタ500fs未満のクロックジェネレータ

IDTは、高性能アプリケーションで求められる柔軟かつ低消費電力のタイミング機能を備えたプログラマブルクロックジェネレータファミリ「VersaClock 6」を発表した。RMS位相ジッタ性能は、500fs(フェムト秒)未満となる。

[EDN Japan]

 IDTは2015年10月、高性能アプリケーションで求められる柔軟かつ低消費電力のタイミング機能を備えたプログラマブルクロックジェネレータファミリ「VersaClock 6」を発表した。500fs(フェムト秒)未満のRMS位相ジッタ性能を可能とし、高水準のジッタ性能、柔軟性、低動作消費電力性能を備えた。

競合デバイスに比べコア消費電力は半分

 10Gビットイーサネット(GbE)やエンタープライズ・ストレージSAS/SATA、PCI Express Gen 1/2/3、XAUI、SRIO、厳格なPHYリファレンスクロック、最新世代のハイエンドFPGAなどのアプリケーションや規格では、厳しいジッタ要件が求められる。

 VersaClock 6は、12kHz〜20MHzの全積分範囲にわたって500fs(フェムト秒)未満のRMS位相ジッタ性能を持つため、高性能アプリケーションの要件に対応することが可能だ。位相ノイズ性能も最新のFPGA仕様を満たしている。

Rel_151015_IDT.jpg プログラマブルクロックジェネレータファミリ「VersaClock 6」

 さらに、競合デバイスに比べて半分のコア消費電力で動作する。デバイスのコア消費電流が30mAに抑えられているため、システムレベルの温度制約が緩和され、運用時の電力コスト削減につながる。VersaClock 5デバイスとのフットプリント互換性も維持しており、最小限の設計変更で性能を拡張できる。

 VersaClock 6プログラマブルクロックジェネレータは、4×4mm 24ピンのVFQFPNパッケージで提供。また、ユニバーサル出力ペアを備えており、それぞれ独立してLVDS、LVPECL、HCSL、またはデュアルLVCMOSとして構成できる。各出力ペアは、それぞれ独立して1〜350MHzの出力周波数を生成する。

 新デバイスファミリは、出力数4の「5P49V6901」、同2の「5P49V6913」、同3の「5P49V6914」があり、いずれも周波数は設定可能となっている。

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