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» 2016年02月17日 13時00分 UPDATE

設計初期から物理情報を活用せよ:複雑なSoCでのタイミング収束を短期に済ませる秘訣 (1/2)

SoC設計は、ますます高度化し、物理的要因を考慮していないSoCアーキテクチャにより、甚大な被害が生じる事態も散見されるようになっています。そこでこれからのSoC設計で重要になるであろう“秘訣”をご紹介します。

[K. Charles Janac(Arteris),EDN]

 ムーアの法則が今も生きているかどうかはともかく、半導体設計がますます複雑化していることについてはほとんど異論がないでしょう。16/14nm FinFET設計の採用を急げば、私たちはともすると物理設計上の制約が論理設計に及ぼす影響を見落としがちです。具体的にいえば、各種のIPとサブシステムブロックをつなぐSoC配線の大半はインターコネクトIPに収められています。今日の設計では、インターコネクトIP設計でなされる選択がSoCアーキテクチャのみならず物理設計にも影響を及ぼします。

物理的要因を考慮したIPの必要性

 製品化期間が決定的に重要な意味をもつ業界において、チップ設計は物理設計ステージで実装するのが極めて困難なほど複雑になりつつあります。前もって問題箇所を予測することさえできれば、プロセスのバックエンドにおける“落とし穴”を回避できるかもしれません。そのためには、28nm SoCプロジェクトの複雑さとコストに対応できるよう物理的要因を考慮したインターコネクトIP設計にする必要があります。これはEDAのテクニックを応用し、世界の主要な最先端SoC設計の多くですでに使用されているNoCインターコネクトIP RTLハードウェアを活用することで可能となります。

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 課題の1つは、アーキテクチャ上の選択が物理設計に及ぼす影響をアーキテクトが容易に見通せるようにすることです。物理的要因が考慮されていないSoCアーキテクチャは深刻な問題を生む可能性があります。物理的要因を考慮せずに失敗した比較的最近の例は、SoCトポロジーのリワークを余儀なくされるほど配線が困難なアーキテクチャに基づく複雑なゲーミングチップでした。このリワークによってプロジェクトが大幅に遅れ、チップは市場機会を逸して2億米ドルの損失を招きました。

 もう1つの課題は、手作業によるパイプライン挿入があまりに非効率かつ複雑で、28nmプロセス以下でのタイミング収束に45〜90日間かかってしまうことです。さらに悪いのは、1つのSoCプロジェクトにつきインターコネクトが8〜10回ほど変更されるため、インターコネクトIPの変更時にタイミング収束を無効にしないためには手動パイプライン挿入スキームを過剰設計するしかないことです。過剰設計は余分なチップ面積を生み、それがコストと遅延サイクルの増加につながってパフォーマンスを低下させます。この問題は16/14nm FinFET SoCプロジェクトで一層、顕著になり、10/7nm SoC世代ではなおさら深刻な問題になるでしょう。

インターコネクトと他のSoC IPの分離

 複雑さが増す一方の設計に対処するためには物理レベルのインターコネクトIPをSoCの残りの部分から切り離した方が有益といえるほどSoCは複雑になりつつあります。

 例えば、NoCインターコネクトIPとフロアプランを使用して物理情報を生かせば、タイミング収束を早期達成できるよう自動的にパイプラインを追加することができます。現在は、パイプラインを手動で追加し、配置配線してタイミングが収束するかどうかを見ています。長いタイミング収束ループは非常に多くの時間と労力を要します。16/14nmではこれがさらに問題となり、10nmではますます深刻な問題となります。

 レイアウトチームにとっては、レイアウト最適化の足掛かりとして、アーキテクトの意図を物理的観点から見てみることが役立つでしょう。

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