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» 2018年06月11日 11時00分 公開

NSDとは何か:A-Dコンバーターの「ノイズ・スペクトル密度」を理解する (5/5)

[Ian Beavers(Analog Devices),EDN]
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システムでADCのNSDに影響を及ぼす要素

 高速ADCの性能を低下させる外部要因は数多く存在します。それらによってS/N比は低下し、ノイズ密度は高くなります。ADCのSNRFSやサンプルレートに影響を及ぼす要素は、いずれもシステムにおいてNSDに影響を及ぼす可能性があります。ここでは、サンプルレートの高いADCのS/N比を低下させる要因となるクロックジッタに注目することにします。

 高速、高分解能のADCでは、入力されるクロックの質に依存して性能が変動することがあります。高速ADCにおいて高いS/N比を得るには、アプリケーションの入力周波数の要件に基づいて、クロックのRMSジッタについて慎重に検討しなければなりません。性能の高いADCがあったとしても、クロックのRMSジッタによって高い入力周波数でノイズ性能が劣化し、S/N比が低下してしまうことがあります。それによってADCのNSDが変化することはありませんが、ジッタの大きいクロックはシステムのS/N比を制限してしまうのです。

 同じクロックのRMSジッタによってADCのアナログ入力周波数が3倍になり、S/N比の最高値は10dB低下します。所定の入力周波数fAにおいてアパーチャジッタtJのみによって生じるS/N比の低下は、次式によって求められます。

図6:クロックジッタがS/N比に及ぼす影響。アナログ入力周波数を変化させた場合に、大きさの異なるクロックジッタによってS/N比にどのような影響が及ぶのかを示しています。

 図6は、クロックジッタがS/N比に及ぼす影響を示したものです。アナログ入力周波数を変化させた場合に、大きさの異なるクロックジッタによってS/N比にどのような影響が及ぶのかを示しています。クロックジッタは、フェムト秒の単位で変化させています。高い入力周波数に対しても、低い入力周波数で得られるのと同じS/N比を実現するには、クロックのRMSジッタを抑える必要があります。例えば、クロックのRMSジッタが200フェムト秒である場合、ADCのS/N比は、入力周波数が250MHzの時に70dB未満に制限されます。一方、1GHzの入力信号に対して同じ70dBのS/N比を得るには、クロックのRMSジッタを50フェムト秒に抑える必要があります。

 ADCのNSDは、フルスケールの信号パワーから、1Hzを単位とする帯域全体に広がったノイズパワーを差し引いた値として簡単に定義できます。FFTで処理するサンプル数を変えても、ADCのNSDは変わりません。周波数帯域全体にノイズが拡散されるだけです。

 ノイズシェーピングの特性は、ADCのアーキテクチャと、帯域外のノイズをデジタルフィルターによって処理するか否かによって異なります。システムで必要とする帯域よりもかなり広い帯域幅を持つナイキストレートのADCがあったとします。その場合、処理利得によって、対象とする帯域内のダイナミックレンジが向上します。

著者プロフィール

Ian Beavers氏[Ian.Beavers@analog.com]

 Ian Beavers氏は、Analog Devices(ノースカロライナ州グリーンズボロ)のオートメーション/エネルギー/センサー・チームのプロダクト・エンジニアリング・マネージャです。1999年、アナログ・デバイセズ入社。半導体業界での経験は19年以上。ノースカロライナ州立大学で電気工学の学士号を、グリーンズボロのノースカロライナ大学でM.B.A.を取得。


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