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» 2006年09月01日 00時00分 公開

チップ内ばらつきを考慮したLSI設計手法 (1/3)

ここ数年のプロセス技術の進歩により、以前では考えられなかったような高集積度のチップ設計が可能になった。その一方で、製造工程で発生するさまざまなばらつきの問題が深刻化している。本稿では、チップ内ばらつきの影響を考慮した設計手法について解説する。

[Anis Jarrar/Kirk Taylor(米Freescale Semiconductor社),EDN]

 いうまでもなく、システムLSIの設計では、タイミング解析が必須である。特に、プロセスの微細化が進むに連れ、タイミング解析はより重要になってきた。例えば、90nm以下のプロセスでコア電圧が1V未満になると、IRドロップの影響は非常に顕著なものとなる。設計フローの中で適切に対処しておかないと、このIRドロップによってセットアップ/ホールドエラーが発生し、システムが機能しない可能性がある。

 タイミングには、配線によるIRドロップだけでなく、プロセスばらつき、電圧、温度の変動なども影響を及ぼす。SoC(system on chip)の設計では、これらのパラメータによるばらつきをモデル化することにより、消費電力を上げたり、性能を落としたりすることなく、タイミング解析が行える必要がある。

 例えばクロックツリーは、設計において最もタイミングのずれの影響を受けやすい部分の1つである。従って、設計者は、クロックツリーに対するばらつきの影響に注意して解析を行う必要がある。相対的なセルの位置や電源ラインまでの距離といった物理的なデータを用いて、これらの影響の一部を定量化することは可能だが、トランジスタの閾(しきい)値電圧のばらつきなど、その他の影響については、統計的なモデリングが必要となる*1)。つまり、「チップ内ばらつき」に対するケアが必要だということである。

 タイミング解析を複雑にする要因には、配線の抵抗/容量成分のばらつきがある。ディープサブミクロンプロセスにおいては、配線遅延が遅延の主要因となることが多い。従って、これを可能な限り正確にモデル化することが必要となる。

さまざまなチップ内ばらつき

 SoCの性能/特性には、さまざまなプロセスパラメータが影響を与える。数年前までのSoC設計では、電圧や温度のみを変化させたモデルを用いて解析を行っていた。しかし、ここ数年でSoCはますます大規模で複雑になり、チップ内ばらつきによる性能への影響が問題視され始めてきた。実は、このチップ内ばらつきは、アナログ設計ではトランジスタミスマッチ解析として一般的にモデル化されていたものである。

 通常ばらつきの影響は、一定のばらつきを表現する変数を導入することにより解析されてきた。ばらつきによる影響のうち、ゲートの物理的な設計情報を用いてランダムではない部分を定量化することにより、一定のばらつきに起因する悪影響を劇的に減少させることができる。

 タイミングに直接影響を与えるばらつきとしては、トランジスタ長/幅のばらつき、電源ラインのIRドロップによる供給電圧のばらつき、配線抵抗のばらつきなどがある。配線が最も細い部分の寸法ばらつきは、マスク生成時や、拡散層/ポリシリコン層のプロセス工程において生じる。これらのばらつきにより、トランジスタの拡散領域の幅とデバイスの有効チャンネル長の両方が変化してしまう。拡散領域とポリシリコン領域は互いに独立であるため、それぞれ別々に変動する。通常のライブラリでは、これらの層の特性はワースト、標準、ベストケースに分類される。最終的なチップ内に、動作速度がワーストケースとベストケースの両方のトランジスタが出来上がってしまうことはまずないが、それでも有効チャンネル長と幅の両方にかなりのばらつきが生じる*2)

 電源電圧のばらつきによる影響もかなり深刻である。例として、公称電源電圧1V±10%の90nmプロセスで製造したチップについて考えてみよう。電源配線のIRドロップはどのセルにおいても50mV以内で、電源電圧が10mV低下するごとに1.5%のIRドロップが生じてスタンダードセルの遅延が増加するものとする。電力ラインのIRドロップは最大100mVに抑えられるとすると、100mV×(1.5%/10mV)=15%の遅延ばらつきが生じる。IRドロップが50mV以内だとしても、遅延ばらつきは50mV×(1.5%/10mV)=7.5%となる。いずれも現実的に起こり得ることであり、かなり深刻な問題であることが分かる。

 金属配線の幅や高さのばらつきも、LSIの性能/特性に影響を及ぼす。例として、ディープサブミクロンプロセスにおける銅配線の信号経路について考えてみよう。使用するプロセスにおける公称ばらつきは、幅が±10%で、高さが±15%であるとする。この条件でベストケース/ワーストケースを考えると、このプロセスでは−14〜24%の遅延誤差が生じることになる。長さ1000μmの配線について考えると、遅延の標準値は約116psとなり、ベストケースおよびワーストケースでは、それより約16ps早いか約28ps遅いことになる。

 通常、設計者はワーストケースまたはベストケースの値でタイミングを解析しようとする。しかし、同一チップ内の2つの配線層のうち、一方がワーストケースで、他方がベストケースということもあり得る。例えば、2層目の配線はベストケースで、3層目の配線はワーストケースとなる可能性があるということだ。

 クリティカルなパスでは、短い配線が多く使われる。そのため、ばらつきによる影響は小さい。一方、クリティカルでないパスは長い配線を含む場合が多く、抵抗/容量のばらつきによる影響を受けやすい。ただし、実際の設計では、その影響を補償できるくらい大きなマージンがとられていることが多い。

脚注

※1…Devgan, Anirudh, and Chandramouli Kaashyap, "Block-based Static Timing Analysis with Uncertainty," Proceedings of the 2003 IEEE/ACM International Conference on Computer-Aided Design, 2003.

※2…Keutzer, Kurt and Michael Orshansky, "From Blind Certainty to Informed Uncertainty," University of California-Berkeley, 2002.


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