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» 2008年05月01日 00時00分 公開

どう選ぶ?SoCの製造プロセスこの問いに対する「最適」な答えはあるのか(2/3 ページ)

[Ron Wilson,EDN]

多すぎる選択肢

 選択肢が限定されるケースを除くと、プロセスの選択方法は実に混沌としたものになる。ほとんどのチップに対し、候補となるプロセスはいくつも存在するはずだ。そのうちのどれか1つに決定するために、設計チームは、さまざまな調査、評価、選定という作業を行わなければならなくなる。米eSilicon社のマーケティング担当バイスプレジデントを務めるHugh Durdan氏は、その作業における考察のポイントを4つに分類している。大まかな優先度の順に挙げると、以下のようになる。

(1) コスト

(2) IP(intellectual property)の成熟度

(3) 技術的要件

(4) プロセスの成熟度

 Durdan氏は、「これらのうち、1つの項目だけに注目して判断すればよいのなら、どのようなケースでも答えは明白であるはずだ。しかし、これらの間のバランスをとろうとすると、難しい作業になる」と述べる。

 4つのうち、プロセスの選択理由として、答えが最も明らかで、最も理解しやすいのはコストである。スペインの電力線ネットワークチップベンダーであるDS2(Design of Systems on Silicon)社のCTO(最高技術責任者)を務めるJose Calero氏は、「われわれにとって重要なのはただ1つ、コストだ。これがすべてを決定する。ただし、チップのみのコストではなく、ソリューション全体としてのコストについて考慮しなければならない」と語る。

 DS2社の製品ターゲットは、民生機器である。同社製品の設計に対しては、性能面での制約や特殊な技術的要件は比較的少ない。とはいえ、同社の製品は膨大な量のアナログ/デジタル信号処理を担う複雑なSoCには違いない。また、出荷数の多い市場をターゲットとしている。こうした背景から、NREコストよりも、製品のユニットコスト(1個当たりの原価)のほうが重要となる。

 Calero氏によると、DS2社は、新製品の設計に当たり、コストの評価作業を実施している。その評価は、これまでに蓄積したデジタル/アナログ回路に関する知識に基づいて行っているという。新製品は、従来の製品から段階的に変更される場合が多いからである。

 アナログ設計者は、早い段階から候補となるプロセスの設計キットを使用し始めることができ、暫定的な配置ではあるがブロック設計を進めることが可能である。そうして得られた暫定的なアナログ回路とデジタルブロックのゲート数を基に、候補となるいくつかのパートナ企業に見積もりを行ってもらう。この時点で、最小のコストを提示した企業が製造委託先として選択されるという。

 以下、前掲の4項目を中心に、さらに詳しく状況を分析してみる。

複雑なコスト要因

 ユニットコストは、NREコストに対比されるものである。このコストは、チップサイズに依存する。台湾TSMC(Taiwan Semiconductor Manufacturing Company)社で新興アカウント担当のアカウントマネジャを務めるPaul Rousseau氏は、「顧客が使用するライブラリが明確であれば、チップサイズをかなり正確に見積もることができる」と述べる。この見積もり作業は、単にスタンダードセルの個数を数えることで行うわけではない。I/Oパッド、電源配線、電源配線におけるデカップリングコンデンサ、アナログ回路の能動部品といったもののすべてがチップサイズに大きな影響を及ぼすからである。

 また、ファウンドリや設計企業は、似たような特性を持つ過去の製品設計を基に見積もりを行う。この見積もり作業においては、豊富な経験が必須である。富士通のシニアアカウントマネジャであるJonathan Stanley氏は、「新しい技術は、顧客に提供する前に、まず社内で使用する。そのため、チップサイズの見積もりの際には、類似のブロックへの適用実績や社内評価ツールの利用経験がすでにある場合が多い」と述べる。

 チップサイズだけが、ユニットコストを決定する要因ではない。歩留りの影響、テストのコスト、パッケージングのコストも考慮しなければならない。これらのすべてが、ICをより高価なものにしてしまう可能性がある。

 ユニットコストに関して、考慮すべきもう1つの重要なポイントがある。それは、製品の寿命期間中に、チップコストを低減するために設計の簡略化(reduction)や完全な再設計を行う可能性についてである。TSMC社ビジネス開発担当バイスプレジデントのBrad Paulsen氏は、「後で、比較的簡便な方法によってチップを縮小することを前提として設計を行う場合もある。数世代前のプロセスを選択し、後でより微細なプロセスノード向けに再設計するのではなく、簡略化によってチップサイズを小さくするというアプローチをとるケースも多い」と述べる。

 DS2社がターゲットとするような民生市場向け製品においては、ユニットコストがコストにおける唯一の検討項目である。だが、多くの設計チームにとっては、考慮すべきコスト要因はユニットコストだけではない。TSMC社のPaulsen氏は、「予定されている出荷数がそれほど多くない場合、NREコスト、IPのライセンス料/ロイヤルティのコスト、人件費、外部委託契約に関するコストなど、ほかにも検討すべき項目が多数存在する」と指摘する。従って、これらの項目におけるトレードオフについて考慮しなければならない。例えば、AMI社のKlosterboer氏は、「90nmプロセスであれば小さなチップサイズを実現できるかもしれないが、そのために必要となる開発ツールのコストが100万米ドルにも達してしまう可能性がある。350nmプロセスでチップサイズが大きくなってしまったとしても、ツールのコストが3万米ドルで収まれば、トータルでは有利なケースもあり得る」と述べる。

 これに加えて設計チームは、IPライセンスの問題や、重要なブロックの設計を他社に任せるのか自社で開発するのかといったことを決めなければならない。ここで、コストの問題に、能力とリスクの問題も加わってくる。Paulsen氏は、「新興企業の中には、すべての設計を自社で行おうと考えるところがよくある。われわれは、彼らに対して、『なかなか自社だけでやりこなせるものではない』という意味の助言をすることが多い」と述べる。実際、能力以上の仕事を抱え込んでしまっている設計チームは少なくないようだ。

 より微細なプロセスを使用するほど、当然設計者にのしかかる負担は大きくなる(図2)。設計ステップは増加し、ツールのライセンス量はより高くなり、社内における作業の繰り返しやチップの再設計の可能性は増大する。それらすべてが、コストの増加につながる可能性を秘めている。大企業でさえも、テープアウトの前に予算をオーバーしてしまい、その設計の破棄を余儀なくされる場合がある。そのため、設計企業もファウンドリも、設計マネジャにこの状況を理解してもらおうと努力している。

 こうした状況はあるが、TSMC社のPaulsen氏は、「設計チームに対しては、65nmプロセスを選択するよう強く勧めている。eSilicon社などの設計企業にもこれを推奨しているし、またテープアウトまでの工程全体を通して当社が介入する」と述べる。同社のRousseau氏は、「それにより、設計マネジャがプロセス選択に対する考えを改めたケースが数多くあった」と付け加えた。

図2 65nmプロセスにおける設計フロー 図2 65nmプロセスにおける設計フロー 90nmプロセスから65nmプロセスへの移行により、設計ステップ数は増加する(提供:米Open-Silicon社)。

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