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» 2008年07月01日 00時00分 UPDATE

決め手は設計/製造/品質部門の密な連携:民生向けICの「信頼性」を確保せよ (3/4)

[Michael Santarini,EDN]

ICの故障メカニズム

 130nmから45nmの各プロセスノードに対して、ICベンダーの信頼性部門は、以下のような故障メカニズムに焦点を当ててきた。

  • 負バイアス温度不安定性
  • ホットキャリア効果
  • エレクトロマイグレーション
  • ゲート絶縁膜の破壊
  • ソフトエラー

 以下、これらの各故障メカニズムを巡る動向を順に紹介していく。

■NBTIとホットキャリア効果

 負バイアス温度不安定性(NBTI:negative-bias-temperature instability)とホットキャリア効果は、最も一般的な故障メカニズムである。どちらもMOSトランジスタのゲートの制御に影響を及ぼす*1)*2)

 NBTIは、ゲートに負のバイアスがかかった際に起きる問題であり、信頼性を考える上で、まず最初に解決すべきものである。一方のホットキャリア効果は、電子または正孔が電位障壁を超えるほどの運動エネルギを得て「ホットキャリア」となり、素子の別の領域へと移動する場合に生じる。NBTIとホットキャリア効果のどちらにおいても、トランジスタの駆動電流が小さくなったり、ゲート駆動時のタイミングが劣化したりするほか、最終的にはICの故障につながる恐れがある。

 NBTIの問題は90nmノードの時点で顕在化したが、メーカーは迅速にこれを解決した。米Synopsys社で抽出/パワーインテグリティ製品担当研究開発グループディレクタを務めるLi-Pen Yuan氏によると、「NBTIに関する初期の研究の多くは、DC電流が常に流れる状態で動作する素子を対象としていた」という。その場合の問題が特に大きいからである。一方、AC動作する素子では電流が不連続に流れるため、NBTIの問題はそれほど大きくなく、トランジスタに過度のストレスが加わることはない。

 モバイルコンピューティングや携帯機器などのアプリケーションでは、現在でもNBTIは信頼性部門と設計部門が対処すべき重要な問題である。その一方で、IBM社のHergenrother氏は「NBTIの問題はなくなったわけではないが、主要なものではなくなった」とし、以下のように説明を続けた。

 「数年前、NBTIに関する問題がいくつか生じたが、対処方法が明らかになったため、最近ではあまり耳にしなくなった。そういう意味で、NBTIはすでに主要な問題ではないと言える。今日では、むしろPBTI(正バイアス温度不安定性)のほうをよく耳にする。NBTIとPBTIとでは、物理的な現象がまったく異なり、今後のプロセスノードでも引き続き問題になるだろう。とはいえ、NBTIの問題に直面したときよりも、PBTIについては各社とも準備ができていると考えられる」。

 ICメーカーは、トランジスタのチャンネルに歪(ひずみ)を生じさせる(ストレスをかける)ことで性能を向上させる「歪シリコン」の技法を用いようとしている。この技術を利用することにより、トランジスタの速度をさらに向上させ、リーク電力を削減することが可能になる。

 ただし、歪シリコンを利用すると、副作用としてホットエレクトロン効果が発生する可能性がある。これにより閾(しきい)値電圧がずれ、ICの寿命が短くなる恐れがある。Chen氏は、「歪シリコンを用いると高速化を実現できるが、同時に消費電力が大きくなり、より多くのホットエレクトロン(またはホットキャリア)効果が生じることになる」と述べる。

 Chen氏によると、歪シリコンを用いる場合、トランジスタのドレイン側に強い電界が生じ、nチャンネル内の電子の速度がより早く飽和に達するという。電子は電流を供給するためにできる限り速く動く必要があるので、この点が問題となる。また、同氏は、歪シリコンを利用する場合の問題点を以下のように指摘している。

 「電子が移動した際、ほかの電子正孔対に衝突して、新たに電子が生成されるという現象がある。これは衝撃イオン化(impact ionization)という現象であり、より多くの電子が雪崩的に生成される。それらのエネルギが大きくなり過ぎると、ゲート絶縁膜に電子が注入され、そこに蓄積する。このことが、閾値のずれ、ひいては素子の故障を引き起こす」。

 この問題の解決策として、ゲート絶縁膜に電子が注入されにくくする方法がすでに見つかっているという。Chen氏によれば、「ホットエレクトロンは増加するが、電子がゲート絶縁膜に蓄積しないようにする“障壁”を形成する方法がある。その差し引きでの効果は等しいか、あるいはホットキャリア効果の抑制が勝るという結果が得られている」とのことである。

■エレクトロマイグレーション

 エレクトロマイグレーション(electro-migration。以下、EM)は、かなり以前のプロセスの時代から存在していた故障メカニズムである。これは、トランジスタを接続する細い金属配線に過度の電流が流れる場合に生じる。2本の細い金属配線が互いに近く配置されており、その一方に断線が生じたとする。その割けた部分が隣接する線に接触すると、ショート回路が生じて、素子が故障する恐れがある。通常、EMは時間の経過に伴って生じる。そのため、チップは出荷された後、かなりの時間が経過してから故障することになる。

 ICメーカーもEDAベンダーも、EMの問題を何年も前から認識している。Synopsys社のYuan氏によれば、「EDAベンダーは、EMの生じやすい回路部分を検出する解析ツールを提供している」という。より微細化の進んだ製造プロセスが登場すると、配線間の距離が近くなることもあり、EMの問題にも注目が集まるが、それほどひどい状況にはなっていないようだ。Yuan氏は、「10年前の一般的な回路では、EMの生じやすい部分は数カ所程度であった。最新プロセスを利用する場合でも、10カ所程度である。それほど問題が拡大しているわけではない」と語る。とはいえ、EMの問題がこの世から消えてなくならない限り、EM解析ツールは多くの設計者にとっての必須アイテムになるに違いない。

■ゲート絶縁膜の破壊

 これは、電流によってゲート絶縁膜が徐々に破壊される故障メカニズムのことである。NVIDIA社のChen氏によると、「High-k(高誘電率)絶縁膜/金属ゲートなどの新しい材料により、この問題に対する信頼性を向上させることができる」という。米Intel社はこのような新材料をすでに採用しているが、ほかのICメーカーもすぐにこれに追随すると考えられる。Chen氏は、「45nmプロセスを利用する製品の一部では、従来のゲート酸化膜(SiO2)の代わりにハフニウム酸化物(HfO2)から成るHigh-k絶縁膜を使用した設計が進んでおり、32nmプロセスでは、さらにこの動きが加速する見込みだ」と語る。

 従来の製造プロセスでは、シリコン上にゲート酸化膜を成長させる。それに対し、High-k材料を用いるプロセスでは、ハフニウム酸化物を積層構造でシリコン上に沈着させる。Chen氏によれば、「1種類の層ではうまくいかない」のだという。複数の層から成るHigh-k絶縁膜を利用することで、一般的に欠陥(ピンホール)が少なくなる。また、High-k絶縁膜を使用することにより、経時的な絶縁膜破壊性能が改善する。しかし、「シリコン酸化膜とは異なり、積層構造のHigh-k絶縁膜ではトラップが多くなる。トラップが多いと、電子や正孔がそれに捕まり、破壊の可能性が高まる」とChen氏は述べる。そうすると、移動度が低下し、長い時間が経過すると閾値が不安定になってしまう。

 ICメーカーは、この問題に対処するためにさまざまなプロセス上の対策を考案した。「そのうちの1つは、シリコン酸化膜の層をHigh-k絶縁膜とシリコンの間に配置することだ」(Chen氏)という。

■ソフトエラー

 ソフトエラーは、軍事/宇宙分野向けのIC、特にメモリーにおいて長い間問題となってきた故障メカニズムである。現在では、論理回路においてより大きな問題となっている*3)

 ソフトエラーの典型的な原因は、自然界に存在するα粒子や中性子などの放射線である。アルファ粒子または中性子が素子に衝突してノイズが生成されることで、メモリー素子のハイ/ローのデータや、論理回路においてラッチが保持しているハイ/ローのデータが反転してしまうのである。

 IBM社のHergenrother氏は、「プロセスノードが進むに連れ、ソフトエラーはますます大きな問題になってきている。プロセスの微細化が進むと、より少ない電荷の変動によってトランジスタの動作に影響が生じてしまうからだ」と述べる。こうしたソフトエラーへの対処法について、同氏は以下のように語っている。

 「当社は、製造レベルでは、トランジスタにソフトエラー耐性を持たせるような工夫を行っている。また、回路レベルでは、ラッチやフリップフロップにトランジスタ回路を追加して、データが反転しても影響が出ないような対応をとっている。さらに、チップレベルでは、堅牢なエラー検出機能やエラー訂正機能を考案している。こうした対処を施すことにより、エラーが生じたとしても、誤ったデータが伝搬される前にそれを検出して修正することができる。これらに加え、システムレベルでもエラーの検出/訂正を行うための対策を講じている」。


 ICの故障は、最終製品の信頼性の問題を引き起こす。これまで、半導体業界は、消費者の手に製品がわたる前に故障メカニズムを特定し、それに対応しようと真剣に取り組んできた。しかし、微細化が進んでCMOSが物理的な限界に近づくに連れ、信頼性の問題はこれ以上ないというくらいの難題になるかもしれない。

脚注

※1…Peters, Laura, "NBTI: A Growing Threat to Device Reliability," Semiconductor International, March 1, 2004

※2…Peters, Laura, "Strained Silicon: Essential for 45 nm," Semiconductor International, March 1, 2007

※3…Santarini, Michael, “Cosmic radiation comes to ASIC and SOC design,” EDN, May 12, 2005, p.46


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