RF回路のIP化は可能なのか？：課題と新技術のせめぎ合い、結論はいかに…（2/3 ページ）

信号の問題、ノイズの問題

　前節では、RF回路のIP化において問題となる周辺事情について整理した。しかし、これらは問題の一部に過ぎない。実際のIC設計においては、もっと詳細なレベルでいくつもの課題がある。

　設計チームが、以前開発したブロックを使用するケースでも、集積の作業は困難なものとなるだろう。先述したように、IPでは、明確に定義された端子で明確に定義された信号が送受される必要がある。RF設計では、この概念にかかわるいくつかの問題が発生する。

■ブロック間の接続

　1つ目の問題としては、接続方法が挙げられる。RFの世界では、デジタル配線ツールによってハードIPブロック上の端子を出力先に接続すれば、正しく動作する回路が完成するというわけにはいかない。その理由の1つは、RF回路の信号パスではインピーダンスが整合していなければならないからである。また、寄生素子の影響を受けることも問題だ。さらには、接続先のノードに生じるすべての事象が大きな影響を及ぼすケースもある。

　ノイズが少なく、正しく動作するノードに、インピーダンス整合のとれた状態で接続がなされていたとしよう。それでも、その製造プロセスで検証済みのハードウエアIPが、実際のチップ上でテストチップの場合と同じように動作するとは限らない。このように動作が予測不能になる原因は、RF回路とチップ上のその他の部分との間の相互作用である場合が多い。

■情報の不足

　米Cadence Design Systems社のシニア製品マーケティングマネジャを務めるHany El Hak氏は、「RF設計ではモデルが問題になる。ただし、ファウンドリやIPベンダーから入手するRF回路のモデルが不正確だというわけではない。IP設計者がモデルの構築時に立てた仮定が、IPのユーザーに正しく伝えられているとは限らないことが問題なのだ」と語る。「例えば、IPの設計者が電源ノイズの最大値を仮定しているとしよう。IPのユーザーがチップを設計する際、IPの電源ノイズがその値を超えていないことを確認するには、その値を事前に知っておく必要がある」と同氏は説明する。

■基板のモデル

　電源のノイズはEl Hak氏が挙げた1つの例にすぎない。「一般に、問題はRF領域で発生する。そこには信号パスには直接関連のないカップリングや相互作用があるからだ」と同氏は述べる。代表的な例としては、基板のカップリングの問題がある。

　つい最近まで、最高のCMOSロジックプロセスに対しても、基板の正確なモデルを得ることは不可能であった。El Hak氏によると、現在ではそのようなモデルが存在しており、ファウンドリがそれを提供してくれるという。しかし、この点についてEl Hak氏は次のように述べている。

　「基板のカップリングのモデルは非常に複雑なものだ。回路のモデルにそれを加味すると、シミュレーションの規模が膨れ上がる。現実的なレベルでシミュレーションを実行できるようにするには、回路に特に影響を及ぼさない寄生パスを削除することで、モデルの複雑さを緩和しなければならない。例えば、Cadence社の回路シミュレータ『Spectre』には、そのためのツールが用意されている。しかし、それすらも完全な自動化を実現するものではない。簡素化した後のモデルがどの程度正確であるかは、設計者が回路を簡略化する際に適用した方針に依存する」。

新たな検証手法

　RF回路では、基板、電源端子、信号端子、そして直接的な関連は持たないが近接している配線とさえも相互作用が生じる可能性がある。そのため、経験豊かなRF設計者であっても、チップに集積するブロックの検証には細心の注意を払う。簡単な方法など存在しないのである。

　RF設計サービスの米Tahoe RF Semiconductor社で社長兼CEOを務めるIrshad Rasheed氏は、「システム全体の検証が必要だ」と指摘する。「システムをトップレベルから定義する作業は、設計サイクル全体の15〜25％を占める。定義が済んだら、Verilogのモデルや、アナログ/ミックスドシグナル機能シミュレーションを行うのに十分な抽出データを用いて、動作レベルからのシステム検証を開始する」と同氏は述べる。

　こうした検証を行わずに直接IPの集積へと進み、チップ全体のGDSIIレイアウトデータを生成することは可能だが、「そのリスクは非常に大きい」とRasheed氏は警告する。「基板のカップリングとデジタル回路から生じるノイズのモデルは、それほど優れたものにはならない。また、VCO（Voltage Controlled Oscillator：電圧制御発振器）のモデルが実際のデバイスときちんと整合することもない。それでも、シミュレーションを行わなければ、リスクは大幅に増大する」と同氏は語る。

　Rasheed氏は、「設計チームはRF回路を集積したテストチップを作るべきだ」と語る。回路モデルを検証するためだけの小さな構造から始め、SoCの稼働環境を模すためにデジタルノイズ発生器で囲んだRFブロック全体へと進化させるといったアプローチをとるべきだという。「テストチップにより、SoC全体の最終マスクをサインオフする前に、RF回路の動作の大部分を検証することが可能になる」と同氏は述べる。

　Rasheed氏は、設計に基づいた無線動作を確認でき、適度な抽象度を持ち、なおかつ問題を予測できる程度には正確なトップレベルシミュレーションの重要性を強調する。「トップレベルシミュレーションには、実際の回路に基づいたVerilog-Aのモデルが必要となる。回路シミュレータ、SPICEシミュレータ、Verilog-Aモデルの間を容易に行き来できなければならない。より高レベルのモデルで回路をとらえ、その後の作業において予期せぬ状況に遭遇しないよう、しっかりと準備しておくことが重要なのだ。現実的には、RF設計者がチップの検証プロセスにかかわる必要がある」と同氏は述べる。

　Berkeley Design Automation社のSubramanian氏は「RF回路のIPの検証には5つのフェーズが存在する」と述べる。機能シミュレーション、性能解析、ノイズ解析、パッケージ設計に依存した相互作用の調査、プロセスばらつきによる影響の解析である。