RF回路のIP化は可能なのか？：課題と新技術のせめぎ合い、結論はいかに…（3/3 ページ）

ばらつきへの対処

　もう1つの問題はばらつきである。プロセスばらつきや、電圧/温度に対するチップの特性ばらつきだけでなく、パッケージやプリント配線板にもばらつきがある。SoCに集積した無線回路は、デジタルCMOSプロセスによって製造する。そして、そのプロセスのすべてのばらつき条件内で正しく機能する必要がある。また、そのチップがターゲットとするすべての用途に向けたパッケージに対応しなければならない。さらには、顧客の基板設計にも適合していなければならない。

　このような困難な作業に対し、RF設計者は、堅牢な回路設計で対応する。これは真空管の時代から行われていることであり、以下のような事柄が必要になる。

• 回路設計に関する十分な経験を有すること
• 適切なシミュレーションを実施すること
• 適切なテストチップを作ること

　しかし、RF回路をデジタルCMOSプロセスで集積するには、堅牢な設計に加えて、デジタルコンフィギュレーション（構成）という、無線設計の本質を変える新しい方法が必要となる。

■コンフィギュレーション性

　MIPS社のLeme氏は、「RF回路は、寄生要素の影響を非常に受けやすい。しかも、寄生要素はプロセスのばらつきに対して安定しているものではなく、正確にモデル化されるものでもない。従って、より多くの寄生要素のデータを利用した高度な設計キットが必要となる。それでも、最終的には“デジタルトリミング”により回路をプロセスに適応させることになる。われわれは、IPにできる限りコンフィギュレーションが可能な部分を持たせる（コンフィギュレーション性を高める）ようにしている」と述べる。Leme氏によると、「90nmや65nmといった先端CMOSプロセスでは、アナログスイッチが非常に優れたものになる。信号をひどく劣化させることなく使用できる」という。これにより、バイアス電流の調整やインピーダンスの整合のためだけでなく、信号パスに対して能動素子を付加したり削除したりするために、デジタル信号でアナログスイッチを制御する形の設計が可能になる。

　Subramanian氏によると、このような設計手法は、RF回路においては新しいものだという。「先端CMOSプロセスはRF回路に対して制約を加えるが、莫大な数のトランジスタを使用できるという利点もある。このことから、設計者は、仕様を満たせない場合には、多数のトランジスタを使用することで対処するという方法をとるようになった。その結果、先端CMOSプロセスを利用するSoCでは、従来のRF回路よりもかなり大きいものが集積される傾向にある。RF回路部に、10万個ものトランジスタが集積される場合もある」と同氏は述べる。

　このコンフィギュレーション性を持たせる手法を用いることによって、設計時に重要なパラメータに関する正確な情報が足りないことで起きる不具合を解消することができる。「ノイズについては、特にモデルが問題になる」とSynopsys社のNandra氏は述べる。「最大の問題はゲートノイズだ。情報が少ない段階で設計を開始する場合には、トランジスタレベルのノイズモデルは正確なものではないかもしれない。テストチップを作る際には、スクライブラインにプロセスモニター用のデバイスを用意しておき、モデルを校正するとよい。IPにもテスト構造を含めておけば、その後の校正に利用することが可能だ」と同氏は語る。

IPの再利用に向けて

　RF回路の設計には、莫大な数のトランジスタ、パフォーマンスモニター、校正回路が使用されるようになった。RF回路は、能動素子の少ないスマートな小規模回路から、信号パス上のRF素子の数が少ない複雑な“デジタル回路”に変化したとも言える。この進化によって、RF回路の再利用可能なIPという目標が実現されつつある。

　米Broadcom社のディスティングイッシュトエンジニア兼エンジニアリング担当ディレクタであるArya Behzad氏は、「IPを再利用できないとすれば、われわれの製品ラインを満たすことはできない。しかし、一般的に、RF回路のIPはデジタル回路のIPやほかのアナログ回路のIPよりも再利用時に多くの変更が必要になる」と述べている。そのため、「当社のRF設計チームは、適用分野によってはRFブロックを再利用できるようにすることを意識して設計を行うようになった」（同氏）という。このことについて、Behzad氏は以下のように語っている。

　「まったく新しい市場向けにRF回路を設計しており、単に実績を作りたいと考えている場合には、その場限りの設計を行うこともある。しかし、実績のある市場向けに完全な製品ラインを展開する場合、たとえチップ面積が大きくなるとしても、再利用が可能になるよう設計することを目標としている。つまり、微細なトランジスタを最大限に活用し、それらを数多く使用することによってRF回路に柔軟性を持たせるのだ。その結果、RF回路のコア部の周りを、膨大な数の回路が囲む構成になる」。

　この柔軟性と引き換えに、面積と消費電力は増大する。つまり、再利用可能にするということは、設計に1つのトレードオフをもたらすに過ぎない。Behzad氏は、「再利用を意識した設計を行えば、例えば単一入力/単一出力の仕様で設計したRFブロックのうち、70％はMIMOでも再利用できるだろう。MIMOのほうが要件が厳しいにもかかわらずである」と述べる。

　「再利用を念頭に置いてRF回路を設計したとすると、集積という作業は、IPのコンフィギュレーション可能な部分を、新しいSoCの要件に適合させるというものになる」とBehzad氏は説明する。しかし、この作業は複雑なものになる可能性がある。同氏は、2Kビット以上のデータでデジタル制御を行うIEEE 802.11nトランシーバを例に挙げ、次のように説明した。

　「2Kビットのデータのうちの多くが、チップのほかの部分とリアルタイムにやりとりを行う。新しい環境における動作を検証するには、Verilog-Aモデル、デジタルシミュレーション、そして場合によってはトランジスタレベルシミュレーションも含めて相互に行き来ができなければならない。初期化のシーケンスにおいては、このことが特に重要になってきたとわれわれは実感している」。

　Behzad氏は、「もう1つの困難な作業は、ブロック間のカップリングの検証だ」と述べる。「例えば、トランジスタの基板やパッケージのカップリングなどのすべてを把握するのは不可能である。問題なのは、チップ、パッケージ、基板を一緒にモデル化しなければならないことだ。モデルは莫大なサイズになり、そのままではシミュレーションに適用することができない。そこでいくつかの仮定を簡略化することになるが、それによって誤りが生じてしまう」と同氏は述べる。

　「正確なシミュレーションは極めて難しい。従って、予測が困難で、防ぎようのないノイズなどの影響を受けにくいように、最初から回路を設計することが重要なのだ」とBehzad氏は強調する。Behzad氏は、基板カップリングを例にとり、「基板をモデル化する既存のツールは、要求を満たせるだけの機能をまだ備えていない。従って、経験に基づいて、基板に対するコンデンサの追加、ガードリングの配置、素子分離用のウェルの適用といったことの判断を行わなければならない。予測できない部分については、堅牢に設計するしかない」と嘆いた。

IP化に関する結論

　上述したような作業を行えば、RF回路のIP化は可能になるのだろうか。この疑問に対しては、「社内での再利用に限れば間違いなく可能だ」（Behzad氏）という。しかし、「サードパーティ製のIPについては、可能だとは思わない」とBehzad氏は述べる。

　ここに至り、問題は「差異化を図るためのRF回路と汎用製品としてのRF回路」に関するSubramanian氏の指摘へと帰着する。65nm/45nmプロセスにおける標準的な動作電圧、非常に高いカットオフ周波数、莫大な数のトランジスタを利用すれば、さまざまなSoCで再利用できるほどのコンフィギュレーション性を備えたRF回路のIPを構成することができるはずである。そのIPを、異なるファウンドリ企業のプロセスにまたがって使用することさえも可能かもしれない。

　しかし、Subramanian氏は、以下のようなことが実現できないため、IP化は困難だとの見解を示した。

• 直ちに再利用できるほどのコンフィギュレーション性を持たせる
• 要件の厳しい用途向けにサイズや消費電力を低減する
• 最終的なSoCで差異化を図れるほどにRF回路の性能を高める

　その上でSubramanian氏は、「将来的には、Bluetooth、GPS、そしておそらくはテレビチューナブロックが、サードパーティ製のIPとして提供されるほどに普及すると考えられる。しかし、RF回路の性能が最終製品の差異化を担うような用途では、将来的にも、サードパーティ製のIPが開発されることはないだろう」と結んだ。