FPGA設計の消費電力を見積もる（3/3 ページ）

実測時の問題点

　FPGAの大きな利点の1つは、設計上の不確定要素がある場合でも、プロトタイプボードに実装してその動作を観測できることである。ただし、電力の測定に関して言うと、FPGAの場合、それは非常に複雑な問題となる。その理由の1つは、電源配線と電源端子が非常に多いことだ。

　電源端子/配線が複数存在するということは、FPGAではなくFPGAに電源を供給するレギュレータの近くの電圧と電流を測定しなければならないということを意味する。そのため、大きな遷移電流によって測定に誤差が生じる可能性が高くなる。とはいえ、この問題への対処策として、ほとんどのFPGAベンダーが提供する評価ボードには、電流プローブを用いて消費電力の測定を容易化する手段が用意されている（写真1）。

　これよりも深刻な問題は、FPGA内部における電源配線の電流が急峻に変化する可能性があるということだ。Lattice社のSingh氏は、「微細化が進むに連れ、FPGAに電源を投入した際に流れる突入電流が、安定状態の電流よりも顕著に大きくなってきた。つまり、安定状態の電流に加えて、電源投入時や初期化時、プログラミング時という3つの動作において評価を行う必要がある」と指摘する。

写真1　評価ボードの電力測定ポイント　この評価ボード（LatticeSemiconductor社製）には、FPGAの電源電流を観測するための低インピーダンスのアクセスポイントが設けてある。

　Kothandaraman氏は、もう1つの問題を指摘する。それは、「一部のデバイスでは、プログラミングモードと動作モードの間に電流パルスが発生する」（同氏）というものである。

　North Pole社のMorgan氏も、同様の経験を語った。「プロトタイプが完成すると、消費電力についてさまざまな検証を行わなければならなくなる。電源回路やDC-DCコンバータが最適な状態で動作していること、配線や電源ビアが適切な寸法であること、接合温度がデータシートに規定されている値を超えないことなどを確認するために、ピーク電流/ピーク突入電流や、最大/平均動作時の静止電流の観測が大きな関心事となる」（同氏）という。Morgan氏は、電源端子における急激な変化が、これらの測定を困難にすると指摘する。高度に並列化された構造においてアクティビティが急に増加したり、メモリートラフィックが急に増加したりすると、急峻な電流スパイクが生じる可能性がある。このようなスパイクは、RMS（Root Mean Square）電力にはあまり影響を与えないが、FPGA上の微細な金属配線を焼き切ってしまう恐れがある。また、スパイクによりIRドロップも生じるため、デカップリングコンデンサ回路によってこれに対処する必要がある。

複雑化への対応

　FPGAにおける消費電力の問題は、ますます複雑になる一方である。ベンダーらは、電源電圧の引き下げやクロックゲーティング、パワーゲーティングといったより高度な電力管理手法を提供している。ある情報筋によると、「米National Semiconductor社は、FPGAのコアロジックファブリックに動的電圧周波数スケーリングを適用する手法に取り組んでいる。同社は、この手法によって、消費電力を30〜40％低減することが可能だと主張している」という。

　このような手法は、いずれも消費電力の見積もりと測定をより困難にする。Shah氏は、「eInfochips社は、プロトタイプにおいては、しばしばFPGAの構成に手を加えて、機能ブロックを隔離し、正確に電力を測定しようと試みている」と述べる。

　FPGAの消費電力の見積もりと測定は、複雑な問題である。設計チームは、早い段階においてワーストケースの見積もりを行い、設計全体を通してそのデータの精度を高め、どの電力管理手法を採用するかを決定する。また、それによって達成した結果を確認する必要がある。ベンダーが提供するツールが改良されていくことも期待されるが、最も重要なのはアプリケーションとFPGAアーキテクチャに関する深い経験なのかもしれない。