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» 2015年05月29日 14時00分 公開

ユニットレベルのクロックゲーティングで消費電力が下がる! モジュール方式のSoCインターコネクトSoCの低消費電力設計ノウハウ(2/4 ページ)

[Jonah Probell(Arteris社),EDN]

バスとクロスバー:インターコネクトの歴史

 インターコネクトファブリックの歴史は、モジュール型NoC設計の考えがどのように生まれ、拡張性の問題をどう解決しているのかを示しています。

SoCはCPUとペリフェラルを搭載したチップであり、開発者はこの2つの要素を結ぶためのインタフェースプロトコル標準を策定しました。さらにバスマスタの出現により、ペリフェラルへの接続が共有されました。バスアクセスの制御には、基板レベルのプロトコルで使用されているようなセントラルアービタが必要でした。

図1 アービタを備えた共有バス
アクセス制御にセントラルアービタが必要であることを示しています

 時間の経過とともにSoC設計者はIPコアの数をどんどん増やしていきました。設計の複雑さが増すにつれ、必要とされるバスインタフェースの数も増えていきました。このためチップ上の処理量が増大すると、異なるバスマスタが異なるスレーブに対して処理を要求している場合でさえ、バスへのアクセスにかなりの待機時間が発生し得ました。

 待機時間による遅延を解消するために、インターコネクト内の複数のマスタとスレーブ間の同時アクセスを可能にするクロスバースイッチが開発されました。以下の論理図は、4つのマスタが4つの異なるスレーブに対して4つの同時トランザクションを実行している様子を示しています。

図2:SoC設計におけるクロスバースイッチの論理図
各スレーブでのマルチプレクサの関係を示しています

 物理的に、クロスバースイッチは各スレーブでマルチプレクサとともに実装されます。各マルチプレクサは分散アービトレーション方式でアービタと結合されます。

図3:マスタ×4、スレーブ×6のクロスバーの実装
SoC全体に全てのデータパスをルーティングするときのサイズが現実的でないことを示しています

 この方式でマスタとスレーブのインタフェースの数を増やしていくことができます。ただし一定の数を超えると、SoC全体に全てのデータパスをルーティングするときのサイズが場所と経路の面で現実的ではなくなります。

図4:SoCフロアプラン
フィーチャが増えIPブロックが追加されるに従って、SoCフロアプランの複雑さが増します

 マスタ/スレーブ間インタフェースの数が多い複雑なチップの場合、IPコアグループの配置に従って、複数の物理領域内で個別のインターコネクトを設計する必要があります。領域間をつなぐブリッジがマスタ/スレーブ間に必要な接続を供給します。

図5:マスタ×4、スレーブ×6のインターコネクト
ブリッジがロジック遅延オーバーヘッドをホールドします

 ブリッジがロジック遅延オーバーヘッドをホールドし、データトランザクションに遅延サイクルを追加します。

 クロスバーインターコネクトは、同時アクセスが招くシステムアーキテクチャ上の問題を解消するが、マスタとスレーブのIPブロック数が多いチップでは物理的な実装上の問題が生じます。

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