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» 2016年11月08日 11時00分 公開

Design Ideas アナログ機能回路:CPLD回路の電源を自動的にシャットダウン (2/2)

[Rafael Camarota(Altera),EDN Japan]
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応用的な事柄に触れる

図2:n個のダイオードで構成したn×mのスイッチマトリックス (クリックで拡大)

 ここまでが自動パワーダウン機能の概要だが、ここで少し応用的な事柄についても触れておく。EPM570-T100は、ダウンロードケーブルを10ピンヘッダに接続することにより、JTAG準拠のコマンドを使って各種の設定が行えるようになっている。

 その際には、設定前、設定中、そして設定直後に外部スイッチを押し、CPLDに電源電圧が正しく供給されるようにする必要がある。なお、電源、グラウンド、JTAG信号用には特定の端子を使用するが、スイッチからの入力とパワーダウン出力には任意のI/O端子を割り当てることが可能である。

 また、プッシュボタンスイッチが多数必要な場合は、n個のダイオードを使用するだけで、n×mのスイッチのマトリックスを構成できる。図2の例では、ダイオードD1〜D4を介してスイッチ行をMOSFETのゲートに接続している。抵抗R8〜R11は各スイッチ列からグラウンドへのパスとして働くが、各列に対応する信号(COLUMN0〜COLUMN3)をローに保持することで消費電流を最小限に抑えるようにしている。一方、LPMカウンタによるタイマーは、各行に対応する信号(ROW0〜ROW3)によってリセットされる。

 ここでいずれかのスイッチを押すと、Q1のゲートにローレベルの電圧が加わり、CPLDがパワーオンする。パワーアップルーティンが十分に高速であれば、アプリケーションはスイッチのマトリックスの行と列をスキャンして、スイッチを離すまでにどのスイッチが押されたのかを判断するといったことが可能である。

Design Ideas〜回路設計アイデア集

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※本記事は、2008年7月29日にEDN Japan臨時増刊として発刊した「珠玉の電気回路200選」に掲載されたものです。著者の所属や社名、部品の品番などは掲載当時の情報ですので、あらかじめご了承ください。
「珠玉の電気回路200選」:EDN Japanの回路アイデア寄稿コラム「Design Ideas」を1冊にまとめたもの。2001〜2008年に掲載された記事から200本を厳選し、5つのカテゴリーに分けて収録した。

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