バックエンドのタイミングクロージャー問題の解消法：フロントエンドでの“最良の選択”が鍵（1/2 ページ）

伸びるチップ設計期間

　今日のSoCアーキテクチャは、どんなプロジェクトにおいても設計チーム間に溝を生むほど複雑化しています。例えば、アーキテクトがチップ設計プロセスのフロントエンドで機能と基本データフローを決定するときは、そのプロセスのバックエンドで合成配置配線チームに課される無数のタイミングクロージャー問題をあまり意識していません。その結果、製造プロセス技術が16／14nm世代のFinFET技術のような、より小さな寸法に移行する場合は特に、チップ設計スケジュールが数カ月延びてしまいます。かつては数週間しかかからなかったような設計プロセスが、今ではスケジュールの大幅なズレを生んでいます。場合によっては、タイミングを収束できないがためにチッププロジェクト全体が中止になる恐れもあります。

　さらに、悪いことには、Fin-FETタイプの製造プロセスでは、高密度のせいで設計内におけるタイミング信号の移動距離が長くなるため、より深刻なタイミングクロージャー問題が生じます。さらに、電圧閾（しきい）値が低くなり、動作周波数が概して高くなります。しかしながら、プロセスのフロントエンドとバックエンド両方の設計者にとって、1つ良い知らせがあります。NoC（ネットワークオンチップ）技術を使用し、フロントエンドにおいてアーキテクチャ上のデータフローとシステム機能を決定する際にタイミングクロージャー問題を予測しておけば、バックエンドの配置配線プロセスにおけるタイミングクロージャー問題を回避しやすくなります。この予測的なプロセスにより、SoC設計チームはスケジュールの遅れを防いで、製品化を早めることができます。

　40nmプロセスノードが最先端だった頃、アーキテクトらは初期設計段階で1枚の紙にSoCフロアプランを書き、物理的な制約はバックエンドのレイアウトグループに任せたものでした。40nm SoC世代以降、タイミングクロージャーやその他無数の問題によって、どんどん作業が困難になっていきました。

　しかし28nm世代では、NoC技術がより積極的に設計フローに取り入れられました。SoCにおいてタイミングクロージャーに影響する最も重要な部分はインターコネクトです。なぜなら、チップの主要部分に接続する配線のほとんどがそこに含まれているからであり、さらにはそれがチップ全体に広がっているからです。NoCインターコネクト技術はチップ内にパケット化された伝送通信を持ち込んだだけでなく、さらに重要な点として、インターコネクト端のNIU（ネットワークインターフェースユニット）を使用することでチップ内の他のIPブロックからインターコネクトを独立させることを可能にしました。NIUはそれぞれのIPブロックに隣接し、インターコネクトはこれを介して各IPブロックに接続します。こうしたNoCインターコネクトの機能により、設計エンジニアがSoC全体のタイミングクロージャーを試みる前に、インターコネクト内で自動インターコネクトタイミングクロージャーを実行できます。

タイミングクロージャーとパイプライン

　タイミングクロージャー問題は、信号がその発信元IPからターゲットIPまでの物理接続を移動するのに要する時間が1クロックサイクルを超える場合に生じます。この問題が起こる場合は、パイプラインかリピーターを挿入してターゲットの周波数を維持する必要があります。正しいパイプラインを正しい場所に挿入することでタイミングを収束できます。

　通常、パイプラインはインターコネクトRTLチームによって手動で追加されますが、この作業は時間がかかる上に、誤りも生じやすくなります。さらに、ECO（Engineering Change Order）が原因で、タイミングを収束できるようになる前にインターコネクトIPが変更されることがあるため、手動によるタイミングクロージャー方式ではSoCの進化を予想してオーバーエンジニアリングせざるを得ません。大規模なSoCの場合、1〜9通りのパイプライン構成を持つ6000個以上のパイプラインがあり、すなわち6000階乗の組み合わせが存在します。複雑なSoCでは最大60個のタイミングパラメーターも設定しなくてはならないかもしれません。これは手動でやるには難しすぎるレベルの複雑さです。手動で試みればスケジュールの遅れにもつながる可能性があります。

　しかしながら今日のタイミングクロージャーは、NoCインターコネクトRTLと、NoCに特化された物理アウェアネスツールを組み合わせて自動化することが可能です。こうしたツールを使えば、アーキテクチャレベル、RTLレベルでタイミングクロージャーの周波数を見積もることができ、後の配置配線レベルでのタイミングクロージャプロセスを楽にし、さらに自動化することができます。結果として、SoCのスケジュール予測可能性を向上させ、インターコネクト領域、電力、遅延も最適化できます。